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參數(shù)資料
| 型號： | SI5375B-A-GL |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 15/54頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN/JITTER ATTEN 80LBGA |
| 標準包裝： | 240 |
| 系列： | DSPLL® |
| 類型： | 時鐘發(fā)生器，漂移衰減器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 4:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 808MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 2.75 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 80-LBGA |
| 供應(yīng)商設(shè)備封裝： | 80-BGA（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 336-2045 |
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Si5375
22
Rev. 1.0
Reset value = 0100 0010
Register 2.
Bit
D7
D6D5D4
D3D2D1
D0
Name
BWSEL_REG [3:0]
RATE_REG [3:0]
Type
R/W
Bit
Name
Function
7:4
BWSEL_REG [3:0]
BWSEL_REG.
Selects nominal f3dB bandwidth for PLL. See the Si537xDSPLLsim software for
settings. After BWSEL_REG is written with a new value, an ICAL is required for
the change to take effect.
3:0
RATE_REG [3:0]
RATE Setting for Oscillator.
Set these for the frequency of the oscillator connected to OSC_P/OSC_N pins.
An external oscillator or other clock source must be used. It is not possible to
use just a crystal.
Setting
0101
0110
All others
reserved
Minimum
37 MHz
109 MHz
Recommended
40 MHz
114.285 MHz
Maximum
41 MHz
125.5 MHz
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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