參數(shù)資料
型號: SL28773ELIT
廠商: Silicon Laboratories Inc
文件頁數(shù): 4/21頁
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描述: IC CLOCK CK505 PCIE INTEL 32QFN
標準包裝: 2,500
系列: EProClock®
類型: 時鐘/頻率發(fā)生器,多路復用器
PLL:
主要目的: Intel CPU 服務器
輸入: 晶體
輸出: HCSL,LVCMOS
電路數(shù): 1
比率 - 輸入:輸出: 1:9
差分 - 輸入:輸出: 無/是
頻率 - 最大: 133MHz
電源電壓: 3.135 V ~ 3.465 V
工作溫度: 0°C ~ 85°C
安裝類型: *
封裝/外殼: *
供應商設備封裝: *
包裝: *
SL28773
......................Document #: 001-08400 Rev ** Page 12 of 21
CPU_STP# Assertion
The CPU_STP# signal is an active LOW input used for
synchronous stopping and starting the CPU output clocks
while the rest of the clock generator continues to function.
When the CPU_STP# pin is asserted, all CPU outputs that are
set with the SMBus configuration to be stoppable are stopped
within two to six CPU clock periods after sampled by two rising
edges of the internal CPUC clock. The final states of the
stopped CPU signals are CPUT = HIGH and CPUC = LOW.
CPU_STP# Deassertion
The deassertion of the CPU_STP# signal causes all stopped
CPU outputs to resume normal operation in a synchronous
manner. No short or stretched clock pulses are produced when
the
clock
resumes.
The
maximum
latency
from
the
deassertion to active outputs is no more than two CPU clock
cycles.
Figure 4. Power Down Deassertion Timing Waveform
Figure 5. CKPWRGD Timing Diagram
CPU_STP#
CPUT
CPUC
Figure 6. CPU_STP# Assertion Waveform
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參數(shù)描述
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