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參數(shù)資料
| 型號： | SSTUAF32866CHLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 16/30頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC REGIST BUFF 25BIT DDR2 96-BGA |
| 標準包裝： | 2,500 |
| 邏輯類型： | 1:2 可配置寄存緩沖器 |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 位數(shù)： | 25，14 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 96-LFBGA |
| 供應商設備封裝： | 96-CABGA（13.5x5.5） |
| 包裝： | 帶卷 (TR) |
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ICSSSTUAF32866C
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
23
ICSSSTUAF32866C
7100/12
Register Timing
Timing Diagram for the Second SSTUAF32866C (1:2 Register-B Configuration) Device Used in a Pair; C0 = 1, C1 = 1, RESET
Switches from L to H
NOTES:
1.After RESET is switched from LOW to HIGH, all data and PAR_IN inputs signals must be set and held low for a minimum time of tactmax, to avoid false
error.
2.PAR_IN is driven from PPO of the first SSTUAF32866 device.
3.If the data is clocked in on the n clock pulse, the QERR output signal will be generated on the n+2 clock pulse, and it will be valid on the n+3 clock pulse.
nn +1
n + 2
n + 3
n + 4
tPDM, tPDMSS
CLK to Q
tSU
CLK
D1- D14
PARIN
QERR
Data to QERR Latency
CLK to QERR
tPHL, tPLH
Q1 - Q14
tSU
tH
tPD
tH
CSR
DCS
RESET
H, L, or X
H or L
(1)
tACT
(1,2)
PPO
CLK to PPO
(3)
CLK to QERR
tPHL
(not used)
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PDF描述 |
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參數(shù)描述 |
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