參數資料
型號： ST10F269DIETR
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 32 MHz, MICROCONTROLLER, UUC
封裝： DIE
文件頁數： 55/161頁
文件大?。?/td> 1595K
代理商： ST10F269DIETR
ST10F269-T3
148/160
tA refer to the next following bus cycle.
2. Read data are latched with the same clock edge that triggers the address change and the rising RD edge. Therefore address
changes before the end of RD have no impact on read cycles.
3. Partially tested, guaranteed by design characterization.
t41
CC
Latched CS hold after RD,
WR
1.625 + tF
–
TCL - 14 + tF
–ns
t82
CC
Address setup to RdCS,
WrCS
(with RW-delay)
17.25 + 2tA
–
2TCL - 14 + 2tA
–ns
t83
CC
Address setup to RdCS,
WrCS
(no RW-delay)
1.625 + 2tA
–
TCL -14 + 2tA
–ns
t46
SR
RdCS to Valid Data In
(with RW-delay)
–
7.25 + tC
–
2TCL - 24 + tC
ns
t47
SR
RdCS to Valid Data In
(no RW-delay)
–
22.875 + tC
–
3TCL - 24 + tC
ns
t48
CC
RdCS, WrCS Low Time
(with RW-delay)
21.25 + tC
–
2TCL - 10 + tC
–ns
t49
CC
RdCS, WrCS Low Time
(no RW-delay)
36.875 + tC
–
3TCL - 10 + tC
–ns
t50
CC
Data valid to WrCS
17.25 + tC
–
2TCL - 14 + tC
–ns
t51
SR
Data hold after RdCS
0–
0
–
ns
t53
SR
Data float after RdCS
(with RW-delay) 3
–
21.25 + tF
–
2TCL - 10 + tF
ns
t68
SR
Data float after RdCS
(no RW-delay) 3
–0 + tF
–
TCL - 10 + tF
ns
t55
CC
Address hold after
RdCS, WrCS
-10 + tF
–
-10 + tF
–ns
t57
CC
Data hold after WrCS
1.625 + tF
–
TCL - 14 + tF
–ns
Table 36 : Demultiplexed Bus Characteristics
Symbol
Parameter
Maximum CPU Clock =
32MHz
Variable CPU Clock
1/2 TCL = 1 to 32MHz
Unit
Minimum
Maximum
Minimum
Maximum
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PDF描述
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