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參數(shù)資料
| 型號： | ST7263BK1B/XXX |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PDIP32 |
| 封裝： | 0.400 INCH, LEAD FREE, SHRINK, PLASTIC, DIP-32 |
| 文件頁數(shù)： | 123/140頁 |
| 文件大?。?/td> | 1423K |
| 代理商： | ST7263BK1B/XXX |
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ST7263B
83/140
IC BUS INTERFACE (Cont’d)
Acknowledge may be enabled and disabled by
software.
The IC interface address and/or general call ad-
dress can be selected by software.
The speed of the IC interface may be selected be-
tween Standard (up to 100kHz) and Fast IC (up to
400kHz).
SDA/SCL Line Control
Transmitter mode: the interface holds the clock
line low before transmission to wait for the micro-
controller to write the byte in the Data Register.
Receiver mode: the interface holds the clock line
low after reception to wait for the microcontroller to
read the byte in the Data Register.
The SCL frequency (FSCL) is controlled by a pro-
grammable clock divider which depends on the IC
bus mode.
When the IC cell is enabled, the SDA and SCL
ports must be configured as floating inputs. In this
case, the value of the external pull-up resistor
used depends on the application.
When the IC cell is disabled, the SDA and SCL
ports revert to being standard I/O port pins.
Figure 43. IC Interface Block Diagram
DATA REGISTER (DR)
DATA SHIFT REGISTER
COMPARATOR
OWN ADDRESS REGISTER (OAR)
CLOCK CONTROL REGISTER (CCR)
STATUS REGISTER 1 (SR1)
CONTROL REGISTER (CR)
CONTROL LOGIC
STATUS REGISTER 2 (SR2)
INTERRUPT
CLOCK CONTROL
DATA CONTROL
SCL or SCLI
SDA or SDAI
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ST72652AR4T1/XXX | 8-BIT, MROM, MICROCONTROLLER, PQFP64 |
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| ST7267C8T1/XXX | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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