參數(shù)資料
型號(hào)： ST92163R4
英文描述： 8/16-BIT FULL SPEED USB MCU FOR COMPOSITE DEVICES WITH 16 ENDPOINTS. 20K ROM. 2K RAM. I 2 C. SCI. & MFT
中文描述： 16位產(chǎn)品全速USB微控制器，16終點(diǎn)復(fù)合設(shè)備。 20,000光盤。 2K的RAM。余2長脊髓損傷。
文件頁數(shù)： 178/230頁
文件大?。?/td> 2743K
代理商： ST92163R4
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ST92163 - I2C BUS INTERFACE
8.5 I
2
C BUS INTERFACE
8.5.1 Introduction
The I
2
C bus Interface serves as an interface be-
tween the microcontroller and the serial I
2
C bus. It
provides both multimaster and slave functions with
both 7-bit and 10-bit address modes; it controls all
I
2
C bus-specific sequencing, protocol, arbitration,
timing and supports both standard (100KHz) and
fast I
2
C modes (400KHz).
Using DMA, data can be transferred with minimum
use of CPU time.
The peripheral uses two external lines to perform
the protocols: SDA, SCL.
8.5.2 Main Features
I
Parallel-bus/I
2
C protocol converter
I
Multi-master capability
I
7-bit/10-bit Addressing
I
Standard I
2
C mode/Fast I
2
C mode
I
Transmitter/Receiver flag
I
End-of-byte transmission flag
I
Transfer problem detection
I
Interrupt generation on error conditions
I
Interrupt generation on transfer request and on
data received
I
2
C Master Features:
I
Start bit detection flag
I
Clock generation
I
I
2
C bus busy flag
I
Arbitration Lost flag
I
End of byte transmission flag
I
Transmitter/Receiver flag
I
Stop/Start generation
I
2
C Slave Features:
I
Stop bit detection
I
I
2
C bus busy flag
I
Detection of misplaced start or stop condition
I
Programmable I
2
C Address detection (both 7-
bit and 10-bit mode)
I
General Call address programmable
I
Transfer problem detection
I
End of byte transmission flag
I
Transmitter/Receiver flag.
Interrupt Features:
I
Interrupt generation on error condition, on
transmission request and on data received
I
Interrupt address vector for each interrupt
source
I
Pending bit and mask bit for each interrupt
source
I
Programmable interrupt priority respects the
other peripherals of the microcontroller
I
Interrupt address vector programmable
DMA Features:
I
DMA both in transmission and in reception with
enabling bits
I
DMA from/toward both Register File and
Memory
I
End Of Block interrupt sources with the related
pending bits
I
Selection between DMA Suspended and DMA
Not-Suspended mode if error condition occurs.
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