參數資料
型號： ST92F150JDV1QCE
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 5 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, ROHS COMPLIANT, PLASTIC, QFP-100
文件頁數： 295/430頁
文件大?。?/td> 7813K
代理商： ST92F150JDV1QCE
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364/430
ST92124xxx-Auto/150xxxxx-Auto/250xxxx-Auto
ANALOG TO DIGITAL CONVERTER (Cont’d)
The effect of either of these synchronisation
modes is to set the ST bit by hardware. This bit is
reset, in Single Mode only, at the end of each
group of conversions. In Continuous Mode, all trig-
ger pulses after the first are ignored.
The synchronisation sources must be at a logic
low level for at least the duration of two INTCLK
cycles and, in Single Mode, the period between
trigger pulses must be greater than the total time
required for a group of conversions. If a trigger oc-
curs when the ST bit is still set, i.e. when a conver-
sion is still in progress, it will be ignored.
Note: The external trigger will set the CLR2.ST bit
even if the CLR2.POW is reset.
10.11.3.3 Analog Watchdog
Two internal Analog Watchdogs are available for
highly flexible automatic threshold monitoring of
external analog signal levels. Depending on the
value of the CC[3:0] bits in Control Logic Register1
these two watchdog are mapped onto 2 of the 16
available adjacent channels, allowing the user to
set the channel to be monitored. Refer to Table 68
to see the possible choices for this feature.
Analog watchdog channels (named as A and B)
monitor an acceptable voltage level window for the
converted analog inputs. The external voltages
applied to inputs A and B are considered normal
while they remain below their respective Upper
thresholds, and above or at their respective Lower
thresholds.
When the external signal voltage level is greater
than, or equal to, the upper programmed voltage
limit, or when it is less than the lower programmed
voltage limit, a maskable interrupt request is gen-
erated and the Compare Results Register is up-
dated in order to flag the threshold (Upper or Low-
er) and channel (A or B) responsible for the inter-
rupt. The four threshold voltages are user pro-
grammable in dedicated registers pairs (R244 to
R251, page 63). Only the 4 MSBs of the Compare
Results Register are used as flags, each of the
four MSBs being associated with a threshold con-
dition.
Following a reset, these flags are reset. During
normal ADC operation, the CRR bits are set, in or-
der to flag an out of range condition and are auto-
matically reset by hardware after a software reset
of the Analog Watchdog Request flag in the ICR
Register.
10.11.3.4 Power Down Mode
Before enabling an ADC conversion, the POW bit
of the Control Logic Register must be set; this
must be done at least 10
s before the first conver-
sion start, in order to correctly bias the analog sec-
tion of the converter circuitry.
When the ADC is not required, the POW bit may
be reset in order to reduce the total power con-
sumption. This is the reset configuration, and this
state is also selected automatically when the ST9
is placed in Halt Mode (following the execution of
the halt instruction).
Figure 156. Analog Watchdog Function
Figure 157. ADC Trigger Source
Analog Voltage
Upper Threshold
Lower Threshold
Normal Area
(Window Guarded)
Ext. Trigger Enable
ADC Trigger
Int. Trigger Enable
On-Chip Event
Software Trigger
Start group of conversions
Continuous or Single mode
EXTRG
MFT0
9
相關PDF資料
PDF描述
ST92F250CV2QC 16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP100
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ST92F250CV2QB 功能描述:8位微控制器 -MCU 256K Flash 8K RAM RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數據總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數據 RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT
ST92F250CV2TB 功能描述:8位微控制器 -MCU 256K Flash 8K RAM RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數據總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數據 RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT
ST92F250CV2TBE 制造商:STMicroelectronics 功能描述:MCU 8-bit/16-bit ST92 CISC 256KB Flash 5V 100-Pin LQFP Tray
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