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參數(shù)資料
| 型號： | SX8725CWLTDT |
| 廠商： | Semtech |
| 文件頁數(shù)： | 16/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAS ADC 16BIT I2C/SRL |
| 標準包裝： | 1 |
| 系列： | ZoomingADC™ |
| 類型： | 數(shù)據(jù)采集系統(tǒng)（DAS） |
| 輸入類型： | 差分 |
| 輸出類型： | 數(shù)字 |
| 接口： | I²C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 12-WDFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 12-MLPD-EP（4x4） |
| 包裝： | 標準包裝 |
| 其它名稱： | SX8725CWLTDTDKR |
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www.semtech.com/products/
Page 23
ADVANCED COMMUNICATIONS & SENSING
DATASHEET
SX8725C
ZoomingADC for sensing data acquisition
Revision 1.01
January 2011
Semtech
7.5 Second Stage Programmable Gain Amplifier (PGA2)
The second PGA has a finer gain and offset tuning capability, as shown in Table 12. The VD2 voltage at the output of
PGA2 is given by:
where GD2 and GDOFF2 are respectively the gain and offset of PGA2 (in V/V). These are controlled with the words
Pga2Gain[1:0] and Pga2Offset[3:0].
7.6 Third Stage Programmable Gain Amplifier (PGA3)
The finest gain and offset tuning is performed with the third and last PGA stage, according to the coding of Table 13.
Equation 6
Table 12. PGA2 gain and offset settings
Pga2Gain bitfield
(RegACCfg2[5:4])
PGA2 gain [V/V]
GD2 [V/V]
Pga2Offset bitfield
(RegACCfg2[3:0])
PGA2 offset
GDOFF2 [V/V]
00
1
0000
0
01
2
0001
+0.2
10
5
0010
+0.4
11
10
0011
+0.6
0100
+0.8
0101
+1
1000
0
1001
-0.2
1010
-0.4
1011
-0.6
1100
-0.8
1101
-1.0
Table 13. PGA3 Gain and Offset Settings
Pga3Gain bitfield
(RegACCfg3[6:0])
PGA3 Gain
GD3 [V/V]
Pga3Offset bitfield
(RegACCfg4[6:0])
PGA3 Offset
GDOFF3 [V/V]
0000000
0
0000000
0
0000001
1/12 (=0.083)
0000001
+1/12 (=0.083)
...
0000110
6/12
0010000
+16/12
...
0001100
12/12
0100000
32/12
0010000
16/12
...
0111111
+63/12 (=+5.25)
0100000
32/12
1000000
0
]
[
2
1
2
V
S
GDoff
V
GD
V
REF
D
=
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