參數(shù)資料
型號： TLC320AC01C
廠商： Texas Instruments, Inc.
英文描述： Single-Supply Analog Interface Circuit
中文描述： 單電源模擬接口電路
文件頁數(shù)： 3/84頁
文件大小： 447K
代理商： TLC320AC01C
iii
Contents
Title
Section
Page
1
Introduction
1.1
Features
1.2
Functional Block Diagram
1.3
Terminal Assignments
1.4
Terminal Functions
1.5
Register Functional Summary
1–1
1–2
1–3
1–3
1–5
1–8
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2
Detailed Description
2.1
Definitions and Terminology
2.2
Reset and Power-Down Functions
2.2.1 Reset
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 Conditions of Reset
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2.2.3 Software and Hardware Power-Down
2.2.4 Register Default Values After POR, Software Reset,
or RESET Is Applied
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3
Master-Slave Terminal Function
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2.4
ADC Signal Channel
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2.5
DAC Signal Channel
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6
Serial Interface
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2.7
Number of Slaves
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2.8
Required Minimum Number of MCLK Periods
2.8.1 TLC320AC02 AIC Master-Slave Summary
2.8.2 Notes on TLC320AC01/02 AIC Master-Slave Operation
2.9
Operating Frequencies
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.9.1 Master and Stand-Alone Operating Frequencies
2.9.2 Slave and Codec Operating Frequencies
2.10 Switched-Capacitor Filter Frequency (FCLK)
2.11 Filter Bandwidths
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.12 Master and Stand-Alone Modes
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2.12.1 Register Programming
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2.12.2 Master and Stand-Alone Functional Sequence
2.13 Slave and Codec Modes
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.13.1 Slave and Codec Functional Sequence
2.13.2 Slave Register Programming
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2.14 Terminal Functions
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2.14.1 Frame-Sync Function
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2.14.2 Data Out (DOUT)
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2.14.3 Data In (DIN)
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2.14.4 Hardware Program Terminals (FC1 and FC0)
2.14.5 Midpoint Voltages (ADC V
MID
and DAC V
MID
)
2–1
2–1
2–2
2–2
2–2
2–2
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2–2
2–4
2–4
2–4
2–4
2–5
2–6
2–6
2–7
2–9
2–9
2–9
2–9
2–9
2–9
2–9
2–10
2–10
2–11
2–11
2–11
2–11
2–12
2–12
2–12
2–13
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