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vi
List of Illustrations
Title
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Functional Sequence for Primary and Secondary Communication
Timing Sequence
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Master and Stand-Alone Functional Sequence
Slave and Codec Functional Sequence
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4–1 IN+ and IN– Gain-Control Circuitry
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4–2 AIC Stand-Alone and Master-Mode Timing
4–3 AIC Slave and Codec Emulation Mode
4–4 Master or Stand-Alone FS and FSD Timing
4–5 Slave FS to FSD Timing
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4– 6 Slave SCLK to FSD Timing
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4–7 DOUT Enable Timing From Hi-Z
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4–8 DOUT Delay Timing to Hi-Z
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4–9 EOC Frame Timing
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4–10 Master-Slave Frame-Sync Timing After a Delay Has Been Programmed
Into the FSD Registers
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4–11 Master and Slave Frame-Sync Sequence with One Slave
5–1 ADC Low-Pass Response
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5–2 ADC Low-Pass Response
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5–3 ADC Group Delay
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5–4 ADC Band-Pass Response
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5–5 ADC Band-Pass Response
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5–6 ADC High-Pass Response
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5–7 ADC Band-Pass Group Delay
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5–8 DAC Low-Pass Response
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5–9 DAC Low-Pass Response
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5–10 DAC Low-PASS Group Delay
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5–11 DAC (sin x)/x Correction Filter Response
5–12 DAC (sin x)/x Correction Filter Response
5–13 DAC (sin x)/x Correction Error
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Figure
1–1
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Page
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Control Flow Diagram
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