參數(shù)資料
型號： TMDSEXP1808L
廠商： Texas Instruments
文件頁數(shù)： 74/264頁
文件大?。?/td> 0K
描述： KIT EXPERIMENTER AM1808/1806
標(biāo)準(zhǔn)包裝： 1
系列： Sitara™ ARM9
類型： 應(yīng)用處理器
適用于相關(guān)產(chǎn)品： AM1808
所含物品： 板，線纜，電源
其它名稱： 296-31073
TMDSEXP1808L-ND
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SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-76. Additional(1) SPI1 Master Timings, 5-Pin Option(2)(3) (continued)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
3P+5
3P+6
to SPI1_CLK rising
Polarity = 0, Phase = 1,
0.5M+3P+5
0.5M+3P+6
to SPI1_CLK rising
Delay from assertion of SPI1_ENA
23
td(ENA_SPC)M
ns
low to first SPI1_CLK edge.(10)
Polarity = 1, Phase = 0,
3P+5
3P+6
to SPI1_CLK falling
Polarity = 1, Phase = 1,
0.5M+3P+5
0.5M+3P+6
to SPI1_CLK falling
(10) If SPI1_ENA was initially deasserted high and SPI1_CLK is delayed.
Table 6-77. Additional(1) SPI1 Slave Timings, 4-Pin Enable Option(2)(3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
1.5P-3
2.5P+15
1.5P-10
2.5P+17
1.5P-12
2.5P+19
from SPI1_CLK falling
Polarity = 0, Phase = 1,
–0.5M+1.5P-3
–0.5M+2.5P+15
–0.5M+1.5P-10
–0.5M+2.5P+17
–0.5M+1.5P-12
–0.5M+2.5P+19
from SPI1_CLK falling
Delay from final SPI1_CLK edge to
24
td(SPC_ENAH)S
ns
slave deasserting SPI1_ENA.
Polarity = 1, Phase = 0,
1.5P-3
2.5P+15
1.5P-10
2.5P+17
1.5P-12
2.5P+19
from SPI1_CLK rising
Polarity = 1, Phase = 1,
–0.5M+1.5P-3
–0.5M+2.5P+15
–0.5M+1.5P-10
–0.5M+2.5P+17
–0.5M+1.5P-12
–0.5M+2.5P+19
from SPI1_CLK rising
(1)
These parameters are in addition to the general timings for SPI slave modes (Table 6-73).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four slave clocking modes.
Table 6-78. Additional(1) SPI1 Slave Timings, 4-Pin Chip Select Option(2)(3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Required delay from SPI1_SCS asserted at slave to first SPI1_CLK edge at
25
td(SCSL_SPC)S
P+1.5
ns
slave.
(1)
These parameters are in addition to the general timings for SPI slave modes (Table 6-73).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four slave clocking modes.
Copyright 2010–2014, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
165
Product Folder Links: AM1808
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PDF描述
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參數(shù)描述
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