參數(shù)資料
型號(hào)： TMS320DM648ZUTA8
廠商： Texas Instruments
文件頁(yè)數(shù)： 157/190頁(yè)
文件大?。?/td> 0K
描述： IC DGTL MEDIA PROC 529FCBGA
標(biāo)準(zhǔn)包裝： 84
系列： TMS320DM64x, DaVinci™
類型： 定點(diǎn)
接口： 主機(jī)接口，I²C，McASP，PCI，SPI，UART
時(shí)鐘速率： 800MHz
非易失內(nèi)存： ROM（64 kB）
芯片上RAM： 576kB
電壓 - 輸入/輸出： 1.8V，3.3V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 529-BFBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 529-FCBGA（19x19）
包裝： 托盤
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PLLV2
C162
C161
EMIFilter
+1.8V
560pF
0.1 F
m
PLL2
CLKIN2
PLLM
x20
PLLOUT
PLLREF
DDR2MemoryController
SYSCLK1(FromPLL Controller1)
SPRS372H – MAY 2007 – REVISED APRIL 2012
6.5
PLL2 Controller
The secondary PLL controller generates interface clocks for the DDR2 memory controller.
As shown in Figure 6-7, the PLL2 controller features a PLL multiplier controller. The PLL multiplier is fixed
to a x20 multiplier rate. PLL2 power is supplied externally via the PLL2 power supply (PLLV2). An external
PLL filter circuit must be added to PLLV2 as shown in Figure 6-7. The 1.8-V supply for the EMI filter must
be from the same 1.8-V power plane supplying the I/O power-supply pin, DVDD18. TI requires EMI filter
manufacturer Murata, part number NFM18CC222R1C3.
Figure 6-7. PLL Controller
All PLL external components (C161, C162, and the EMI Filter) should be placed as close to the C64x+
DSP device as possible. For the best performance, TI requires that all the PLL external components be on
a single side of the board without jumpers, switches, or components other than the ones shown. For
reduced PLL jitter, maximize the spacing between switching signals and the PLL external components
(C161, C162, and the EMI Filter). The minimum CLKIN2 rise and fall times should also be observed. For
the input clock timing requirements, see Section 6.5.3, PLL2 Controller Input Clock Electrical Data/Timing.
6.5.1
PLL2 Controller Device-Specific Information
As shown in Figure 6-7, the output of PLL2, PLLOUT, is directly fed to the DDR2 memory controller. This
clock is used by the DDR2 memory controller to generate DDR2CLKOUT and DDR2CLKOUTz. Note that,
internally, the data bus interface of the DDR2 memory controller is clocked by SYSCLK1 of the PLL1
controller.
Note that there is a minimum and maximum operating frequency for PLLREF and PLLOUT. The clock
generator must not be configured to exceed any of these constraints. For the PLL clocks input and output
frequency ranges, see Table 6-10.
Table 6-10. PLL2 Clock Frequency Ranges
CLOCK SIGNAL
REQUIRED FREQUENCY
UNIT
PLLREF (CLKIN2 )
20 - 26.6
MHz
PLLOUT (DDR2 clock)
400 - 533(1)
MHz
(1)
This clock is the 2x of the DDR clock. The DDR PHY divides the clock down /2.
Copyright 2007–2012, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
69
Product Folder Link(s): TMS320DM647 TMS320DM648
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PDF描述
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參數(shù)描述
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TMS320DM648ZUTD7 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
TMS320DM648ZUTD9 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC Digital Media Proc RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
TMS320DM648ZUTQ7 制造商:Texas Instruments 功能描述:DM648 720MHZ AUTOMOTIVE - Rail/Tube
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