參數(shù)資料
型號： TMS320LC31PQL
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： DIGITAL SIGNAL PROCESSORS
中文描述： 數(shù)字信號處理器
文件頁數(shù)： 36/48頁
文件大?。?/td> 652K
代理商： TMS320LC31PQL
TMS320C31, TMS320LC31
DIGITAL SIGNAL PROCESSORS
SPRS035B – MARCH 1996 – REVISED JANUARY 1999
36
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
serial-port timing parameters for TMS320C31-80 (see Figure 25 and Figure 26)
NO.
’C31-80
UNIT
MIN
MAX
54
td(H1H-SCK)
Delay time, H1 high to internal CLKX/R
7
ns
55
t(SCK)
tc(SCK)
Cycle time CLKX/R
Cycle time, CLKX/R
CLKX/R ext
tc(H)x2.6
tc(H)x2
tc(H)+6
[tc(SCK)/2]–5
ns
CLKX/R int
tc(H)x2
32
56
t(SCK)
tw(SCK)
Pulse duration CLKX/R high/low
Pulse duration, CLKX/R high/low
CLKX/R ext
ns
CLKX/R int
[tc(SCK)/2]+5
57
tr(SCK)
tf(SCK)
Rise time, CLKX/R
3
ns
58
Fall time, CLKX/R
3
ns
59
td(C DX)
td(C-DX)
Delay time CLKX to DX valid
Delay time, CLKX to DX valid
CLKX ext
16
ns
CLKX int
11
60
tsu(DR-CLKRL)
(DR CLKRL)
Setup time DR before CLKR low
Setup time, DR before CLKR low
CLKR ext
6
ns
CLKR int
13
61
th(CLKRL DR)
th(CLKRL-DR)
Hold time DR from CLKR low
Hold time, DR from CLKR low
CLKR ext
5
ns
CLKR int
0
62
td(C FSX)
td(C-FSX)
Delay time CLKX to internal FSX high/low
Delay time, CLKX to internal FSX high/low
CLKX ext
16
ns
CLKX int
12
63
t
(FSR CLKRL)
Setup time FSR before CLKR low
Setup time, FSR before CLKR low
CLKR ext
5
ns
CLKR int
5
64
th(SCKL FS)
th(SCKL-FS)
Hold time FSX/R input from CLKX/R low
Hold time, FSX/R input from CLKX/R low
CLKX/R ext
5
ns
CLKX/R int
0
65
tsu(FSX-C)
(FSX C)
Setup time external FSX before CLKX
Setup time, external FSX before CLKX
CLKX ext
–[tc(H)–8]
–[tc(H)–21]
[tc(SCK)/2]–10
tc(SCK)/2
ns
CLKX int
66
td(CH DX)V
td(CH-DX)V
Delay time, CLKX to first DX bit, FSX
precedes CLKX high
CLKX ext
16
ns
CLKX int
10
67
td(FSX-DX)V
Delay time,
FSX to first DX bit, CLKX precedes FSX
Delay time, CLKX high to DX high impedance following last data
bit
This value is characterized but not tested
16
ns
68
td(CH-DXZ)
10
ns
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PDF描述
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