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參數(shù)資料
| 型號： | TMS320UVC5409 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-Bit Digital Signal Processor |
| 中文描述： | 16位數(shù)字信號處理器 |
| 文件頁數(shù)： | 45/60頁 |
| 文件大?。?/td> | 772K |
| 代理商： | TMS320UVC5409 |
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TMS320UVC5402
FIXED-POINT DIGITAL SIGNAL PROCESSOR
SPRS100A – APRIL 1999 – REVISED AUGUST 1999
45
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
instruction acquisition (IAQ), interrupt acknowledge (IACK), external flag (XF), and TOUT timings
switching characteristics over recommended operating conditions for IAQ and IACK
[H = 0.5 t
c(CO)
] (see Figure 21)
PARAMETER
MIN
MAX
UNIT
td(CLKL-IAQL)
td(CLKL-IAQH)
td(A)IAQ
td(CLKL-IACKL)
td(CLKL-IACKH)
td(A)IACK
th(A)IAQ
th(A)IACK
tw(IAQL)
tw(IACKL)
Delay time, CLKOUT low to IAQ low
0
8
ns
Delay time, CLKOUT low to IAQ high
0
8
ns
Delay time, address valid to IAQ low
10
ns
Delay time, CLKOUT low to IACK low
0
8
ns
Delay time , CLKOUT low to IACK high
0
8
ns
Delay time, address valid to IACK low
8
ns
Hold time, IAQ high after address invalid
0
ns
Hold time, IACK high after address invalid
0
ns
Pulse duration, IAQ low
2H–5
ns
Pulse duration, IACK low
2H–5
ns
MSTRB
IACK
IAQ
A[19:0]
CLKOUT
td(A)IACK
td(A)IAQ
tw(IACKL)
th(A)IACK
td(CLKL-IACKL)
tw(IAQL)
th(A)IAQ
td(CLKL-IAQL)
td(CLKL-IACKH)
td(CLKL-IAQH)
Figure 21. IAQ and IACK Timings
P
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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