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參數(shù)資料
| 型號(hào)： | UPD17068 |
| 廠商： | NEC Corp. |
| 英文描述： | 4-BIT SINGLE-CHIP MICROCONTROLLER CONTAINING IMAGE DISPLAY CONTROLLER AND PLL FREQUENCY SYNTHESIZER FOR DIGITAL TUNING SYSTEMS |
| 中文描述： | 4位單片機(jī)包含圖片顯示控制器和鎖相環(huán)頻率合成數(shù)字調(diào)諧系統(tǒng) |
| 文件頁數(shù)： | 204/341頁 |
| 文件大小： | 1881K |
| 代理商： | UPD17068 |
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204
μ
PD17068
(3) Clock counter operation
The clock counter initial value is “0”. Thereafter, the clock counter is incremented each time the rising
edge of the clock pin signal is detected. When the clock counter reaches “9”, it returns to “1” and continues
counting.
The clock counter reset conditions are:
#
$
%
&
(
Power-on reset
Clock-stop instruction execution
Start condition detection
Communication mode switched from I
2
C bus mode to 2-wire or 3-wire serial I/O mode
CE reset
(4) Wait operation and cautions
When the wait state is released, serial data is immediately output (at transmit operation) and the serial
interface remains in the wait released state until the condition set by the SIO0WRQ0 and SIO0WRQ1 flags
is satisfied.
When the wait condition is satisfied, the shift clock pin is made low level and operation of the clock counter
and presettable shift register 0 is stopped.
Note that if data is written into presettable shift register 0 while the serial interface is in the released state
and the shift clock pin is low level, the data may not be written correctly.
If forced wait is specified in the wait released state, the forced wait state is set at the falling edge of the
next clock pulse after “0” is written in the SIO0NWT flag.
The wait released state is not changed even if wait release is specified again in that state.
Note that when forced wait is specified in the wait state, one shift clock is output.
When using the I
2
C bus mode, do not set the data wait condition (SIO0WRQ0 = 1, SIO0WRQ1 = 0)
consecutively.
This is because when the data wait condition is set twice in succession to release the wait state, the wait
state will be immediately set when it is released for the second time.
When the shift clock output pin is externally forced to low level while it is at high level during master
operation (this is called wait request from a slave), master operation is set to the wait state.
In this case, operation restarts at the time the slave wait request is cleared.
(5) Interrupt request timing
The interrupt request timing can be selected with the SIO0IMD0 and SIO0IMD1 flags.
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PDF描述 |
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