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參數(shù)資料
| 型號(hào)： | UPD65345 |
| 英文描述： | CMOS Gate Array.Embedded Array Ver.2.0 for Package | Design Manual[05/2003] |
| 中文描述： | CMOS門(mén)陣列Array.Embedded的包版本2.0 |設(shè)計(jì)手冊(cè)[05/2003] |
| 文件頁(yè)數(shù)： | 7/64頁(yè) |
| 文件大小： | 399K |
| 代理商： | UPD65345 |
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7
μ
PD64A, 65
Data Sheet U14380EJ2V0DS00
P-ch
N-ch
V
DD
Output
latch
Carrier
generator
data
1.2 INPUT/OUTPUT Circuits of Pins
The input/output circuits of the
μ
PD64A and 65 pins are shown in partially simplified forms below.
(1) K
I/O0
-K
I/O7
(4) S
0
(5) S
1
/LED
Note
The drive capability is held low.
(2) K
I0
-K
I3
(3) REM
(6) S
2
P-ch
N-ch
Note
N-ch
V
DD
Output
latch
Input buffer
data
output
disable
S
N-ch
Input buffer
pull-down flag
standby
release
P-ch
N-ch
N-ch
V
DD
REM
output latch
Input buffer
output
disable
standby
release
pull-down flag
N-ch
Input buffer
STOP release
ON/OFF
standby
release
OFF mode
pull-down flag
N-ch
standby
release
Input buffer
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
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