參數(shù)資料
型號： UPSD3433EV-40U6
廠商： 意法半導體
英文描述： Turbo Plus Series Fast Turbo 8032 MCU with USB and Programmable Logic
中文描述： Turbo Plus系列高速渦輪8032 USB和可編程邏輯控制器
文件頁數(shù)： 125/293頁
文件大小： 2039K
代理商： UPSD3433EV-40U6
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uPSD34xx
I
2
C interface
125/293
23.12
I
2
C START sample setting (S1SETUP)
The S1SETUP register (
Table 59
) determines how many times an I
2
C bus START condition
will be sampled before the SIOE validates the START condition, giving the SIOE the ability
to reject noise or illegal transmissions.
Because the minimum duration of an START condition varies with I
2
C bus speed (f
SCL
), and
also because the uPSD34xx may be operated with a wide variety of frequencies (f
OSC
), it is
necessary to scale the number of samples per START condition based on f
OSC
and f
SCL
.
In Slave mode, the SIOE recognizes the beginning of a START condition when it detects a
'1'-to-'0' transition on the SDA bus line while the SCL line is high (see
Figure 42 on
page 117
). The SIOE must then validate the START condition by sampling the bus lines to
ensure SDA remains low and SCL remains high for a minimum amount of hold time,
t
HLDSTA
. Once validated, the SIOE begins receiving the address byte that follows the START
condition.
If the EN_SS Bit (in the S1SETUP Register) is not set, then the SIOE will sample only once
after detecting the '1'-to-'0' transition on SDA. This single sample is taken 1/f
OSC
seconds
after the initial 1-to-0 transition was detected. However, more samples should be taken to
ensure there is a valid START condition.
To take more samples, the SIOE should be initialized such that the EN_SS Bit is set, and a
value is written to the SMPL_SET[6:0] field of the S1SETUP Register to specify how many
samples to take. The goal is to take a good number of samples during the minimum START
condition hold time, t
HLDSTA
, but no so many samples that the bus will be sampled after
t
HLDSTA
expires.
Table 60 on page 126
describes the relationship between the contents of S1SETUP and the
resulting number of I
2
C bus samples that SIOE will take after detecting the 1-to-0 transition
on SDA of a START condition.
Important note: Keep in mind that the time between samples is always 1/f
OSC
.
The minimum START condition hold time, t
HLDSTA
, is different for the three common I
2
C
speed categories per
Table 61 on page 126
.
Table 59.
S1SETUP: I
2
C START condition sample setup register (SFR DBh, reset
value 00h)
Note:
1
Sampling SCL and SDA lines begins after '1'-to-'0' transition on SDA occurred while SCL is
high. Time between samples is 1/f
OSC
.
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
EN_SS
SMPL_SET[6:0]
Bit
Symbol
R/W
Function
7
EN_SS
R/W
Enable Sample Setup
EN_SS = 1 will force the SIOE to sample
(1)
a START condition
on the bus the number of times specified in SMPL_SET[6:0].
EN_SS = 0 means the SIOE will sample
(1)
a START condition
only one time, regardless of the contents of SMPL_SET[6:0].
6:0
SMPL_SET
[6:0]
–
Sample Setting
Specifies the number of bus samples
(1)
taken during a START
condition. See
Table 60
for values.
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PDF描述
UR132-26-AE3-5-R 200mA LOW DROPOUT LINEAR VOLTAGE REGULATOR
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