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參數(shù)資料
| 型號： | V54C3256804VB |
| 廠商： | Mosel Vitelic, Corp. |
| 英文描述： | 256Mbit SDRAM 3.3 VOLT, TSOP II / SOC BGA / WBGA PACKAGE 16M X 16, 32M X 8, 64M X 4 |
| 中文描述： | 片256Mbit SDRAM的3.3伏，第二的TSOP /系統(tǒng)芯片的BGA / WBGA包裝16米x 16，32 × 8，64米× 4 |
| 文件頁數(shù)： | 26/52頁 |
| 文件大小： | 853K |
| 代理商： | V54C3256804VB |
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V54C3256(16/80/40)4V(T/S/B) Rev. 1.6 September 2002
MOSEL VITELIC
V54C3256(16/80/40)4V(T/S/B)
6.2 Write Interrupted by a Read
(Burst Length = 4, CAS latency = 2, 3)
7. Burst Write with Auto-Precharge
Burst Length = 2, CAS latency = 2, 3)
COMMAND
NOP
WRITE A
READ B
NOP
NOP
NOP
NOP
NOP
NOP
t
CK2,
I/O’s
CAS latency = 2
DIN A0
t
CK3,
I/O’s
CAS latency = 3
DIN A0
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
DOUT B3
DOUT B0
DOUT B1
DOUT B2
DOUT B3
don’t care
don’t care
don’t care
DOUT B0
DOUT B1
DOUT B2
Input data must be removed from the I/O’s at least one clock
cycle before the Read dataAPpears on the outputs to avoid
data contention.
COMMAND
NOP
NOP
NOP
WRITE A
Auto-Precharge
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
NOP
BANK A
ACTIVE
NOP
NOP
DIN A0
DIN A1
I/O’s
CAS latency = 3
I/O’s
CAS latency = 2
Begin Autoprecharge
Bank can be reactivated after trp
t
WR
t
RP
DIN A0
DIN A1
t
WR
t
RP
NOP
*
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V54C3256804VS | 256Mbit SDRAM 3.3 VOLT, TSOP II / SOC BGA / WBGA PACKAGE 16M X 16, 32M X 8, 64M X 4 |
| V54C3256804VT | 256Mbit SDRAM 3.3 VOLT, TSOP II / SOC BGA / WBGA PACKAGE 16M X 16, 32M X 8, 64M X 4 |
| V54C3256 | 256Mbit SDRAM 3.3 VOLT, TSOP II / SOC BGA / WBGA PACKAGE 16M X 16, 32M X 8, 64M X 4 |
| V54C3256164VB | 256Mbit SDRAM 3.3 VOLT, TSOP II / SOC BGA / WBGA PACKAGE 16M X 16, 32M X 8, 64M X 4 |
| V54C3256164VS | 256Mbit SDRAM 3.3 VOLT, TSOP II / SOC BGA / WBGA PACKAGE 16M X 16, 32M X 8, 64M X 4 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| V54C328404VCT7 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:x4 SDRAM |
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