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Document :1G5-0177
Rev.2
Page 23
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VG36644041DT / VG36648041DT / VG36641641DT
CMOS Synchronous Dynamic RAM
9.3 Write to Read Command Interval
The write command to read command interval is also a minimum of 1 cycle. Only the write data before the read command
will be written. The data bus must be Hi-Z at least one cycle prior to the first D
OUT
.
WRITE to READ Command Interval
9.4 Read to Write Command Interval
During a read cycle, READ can be interrupted by WRITE.
DQM must be in High at least 3 clocks prior to the write command. There is a restriction to avoid a data conflict. The data
bus must be Hi-Z using DQM before Write.
Burst lengh=4
CLK
Command
CAS latency=2
DQ
Command
CAS latency=3
DQ
QB0
QB3
QB2
QB1
WRITE A
Write A
T0
T1
T2
T3
T4
T5
T6
T7
T8
QB0
QB3
QB2
QB1
1 cycle
Read B
DA0
Read B
DA0
Hi-Z
Hi-Z
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VG36641641BT | CMOS Synchronous Dynamic RAM |
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| VGFX20K-SERIES | ASIC |
| VGFX350K-SERIES | ASIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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