參數(shù)資料
型號(hào)： W972GG8JB-25
廠商： WINBOND ELECTRONICS CORP
元件分類： DRAM
英文描述： 256M X 8 DDR DRAM, 0.4 ns, PBGA60
封裝： 11 X 11.50 MM, ROHS COMPLIANT, WBGA-60
文件頁(yè)數(shù)： 38/86頁(yè)
文件大小： 1466K
代理商： W972GG8JB-25
W972GG8JB
Publication Release Date: Feb. 18, 2011
- 43 -
Revision A02
9.11
AC Characteristics
9.11.1 AC Characteristics and Operating Condition for -18 speed grade
SYM.
SPEED GRADE
DDR2-1066 (-18)
UNIT
25
NOTES
Bin(CL-tRCD-tRP)
7-7-7
PARAMETER
MIN.
MAX.
tRCD
Active to Read/Write Command Delay Time
13.125
nS
23
tRP
Precharge to Active Command Period
13.125
nS
23
tRC
Active to Ref/Active Command Period
58.125
nS
23
tRAS
Active to Precharge Command Period
45
70000
nS
4,23
tRFC
Auto Refresh to Active/Auto Refresh command period
195
nS
5
tREFI
Average periodic
refresh Interval
0°C
≤ TCASE ≤ 85°C
7.8
μS
5
85°C
< TCASE
≤ 95°C
3.9
μS
5,6
tCCD
CAS to CAS command delay
2
nCK
tCK(avg)
Average clock period
tCK(avg) @ CL=4
3.75
7.5
nS
30,31
tCK(avg) @ CL=5
3
7.5
nS
30,31
tCK(avg) @ CL=6
2.5
7.5
nS
30,31
tCK(avg) @ CL=7
1.875
7.5
nS
30,31
tCH(avg)
Average clock high pulse width
0.48
0.52
tCK(avg)
30,31
tCL(avg)
Average clock low pulse width
0.48
0.52
tCK(avg)
30,31
tAC
DQ output access time from CLK/
CLK
-350
350
pS
35
tDQSCK
DQS output access time from CLK /
CLK
-325
325
pS
35
tDQSQ
DQS-DQ skew for DQS & associated DQ signals
175
pS
13
tCKE
CKE minimum high and low pulse width
3
nCK
7
tRRD
Active to active command period for 1KB page size
7.5
nS
8,23
tFAW
Four Activate Window for 1KB page size
35
nS
23
tWR
Write recovery time
15
nS
23
tDAL
Auto-precharge write recovery + precharge time
WR + tnRP
nCK
24
tWTR
Internal Write to Read command delay
7.5
nS
9,23
tRTP
Internal Read to Precharge command delay
7.5
nS
4,23
tIS(base)
Address and control input setup time
125
pS
10,26,
40,42,43
tIH(base)
Address and control input hold time
200
pS
11,26,
40,42,43
tIS(ref)
Address and control input setup time
325
pS
10,26,
40,42,43
tIH(ref)
Address and control input hold time
325
pS
11,26,
40,42,43
tIPW
Address and control input pulse width for each input
0.6
tCK(avg)
tDQSS
DQS latching rising transitions to associated clock edges
-0.25
0.25
tCK(avg)
28
tDSS
DQS falling edge to CLK setup time
0.2
tCK(avg)
28
tDSH
DQS falling edge hold time from CLK
0.2
tCK(avg)
28
tDQSH
DQS input high pulse width
0.35
tCK(avg)
tDQSL
DQS input low pulse width
0.35
tCK(avg)
相關(guān)PDF資料
PDF描述
WF512K32-150CJC 512K X 32 FLASH 5V PROM MODULE, 150 ns, CQCC68
W73B586A-09L 32K X 18 CACHE SRAM, 9 ns, PQCC52
WS512K32-100G4TM 2M X 8 MULTI DEVICE SRAM MODULE, 100 ns, CQFP68
WS512K32-35G4M 2M X 8 MULTI DEVICE SRAM MODULE, 35 ns, CQFP68
WS512K32-35G4Q 2M X 8 MULTI DEVICE SRAM MODULE, 35 ns, CQFP68
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
W972GG8JB-25I 制造商:Winbond Electronics Corp 功能描述:IC DDR2 SDRAM 2GBIT 2.5NS 制造商:Winbond Electronics Corp 功能描述:IC DDR2 SDRAM 2GBIT 2.5NS 80WBGA
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W9751G6JB 制造商:WINBOND 制造商全稱:Winbond 功能描述:8M ? 4 BANKS ? 16 BIT DDR2 SDRAM
W9751G6JB-25 制造商:Winbond Electronics Corp 功能描述:512GB DDRII
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