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參數(shù)資料
| 型號： | XC2S100-5TQG144C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 58/99頁 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-II FPGA 100K 144-TQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-II |
| LAB/CLB數(shù)： | 600 |
| 邏輯元件/單元數(shù)： | 2700 |
| RAM 位總計： | 40960 |
| 輸入/輸出數(shù)： | 92 |
| 門數(shù)： | 100000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
| 產(chǎn)品目錄頁面： | 599 (CN2011-ZH PDF) |
| 其它名稱： | 122-1305 |
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Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
61
R
Clock Distribution Guidelines(1)
Clock Distribution Switching Characteristics
TGPIO is specified for LVTTL levels. For other standards, adjust TGPIO with the values shown in "I/O Standard Global Clock
I/O Standard Global Clock Input Adjustments
Delays associated with a global clock input pad are specified for LVTTL levels. For other standards, adjust the delays by the
values shown. A delay adjusted in this way constitutes a worst-case limit.
Symbol
Description
Speed Grade
Units
-6
-5
Max
GCLK Clock Skew
TGSKEWIOB
Global clock skew between IOB flip-flops
0.13
0.14
ns
Notes:
1.
These clock distribution delays are provided for guidance only. They reflect the delays encountered in a typical design under
worst-case conditions. Precise values for a particular design are provided by the timing analyzer.
Symbol
Description
Speed Grade
Units
-6
-5
Max
GCLK IOB and Buffer
TGPIO
Global clock pad to output
0.7
0.8
ns
TGIO
Global clock buffer I input to O output
0.7
0.8
ns
Symbol
Description
Standard
Speed Grade
Units
-6
-5
Data Input Delay Adjustments
TGPLVTTL
Standard-specific global clock
input delay adjustments
LVTTL
0
ns
TGPLVCMOS2
LVCMOS2
–0.04
–0.05
ns
TGPPCI33_3
PCI, 33 MHz, 3.3V
–0.11
–0.13
ns
TGPPCI33_5
PCI, 33 MHz, 5.0V
0.26
0.30
ns
TGPPCI66_3
PCI, 66 MHz, 3.3V
–0.11
–0.13
ns
TGPGTL
GTL
0.80
0.84
ns
TGPGTLP
GTL+
0.71
0.73
ns
TGPHSTL
HSTL
0.63
0.64
ns
TGPSSTL2
SSTL2
0.52
0.51
ns
TGPSSTL3
SSTL3
0.56
0.55
ns
TGPCTT
CTT
0.62
ns
TGPAGP
AGP
0.54
0.53
ns
Notes:
1.
Input timing for GPLVTTL is measured at 1.4V. For other I/O standards, see the table "Delay Measurement Methodology," page 60.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TACR476M003H | CAP TANT 47UF 3V 20% 0805 |
| XC3S400A-4FTG256C | IC SPARTAN-3A FPGA 400K 256FTBGA |
| XC3S200AN-4FTG256C | IC SPARTAN-3AN FPGA 200K 256FTBG |
| TACR476M002R | CAP TANT 47UF 2V 20% 0805 |
| RMC44DRYI | CONN EDGECARD 88POS DIP .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC2S100-5TQG144I | 制造商:Xilinx 功能描述:FPGA SPARTAN-II 100K GATES 2700 CELLS 263MHZ 2.5V 144TQFP EP - Trays 制造商:Xilinx 功能描述:XLXXC2S100-5TQG144I IC SYSTEM GATE |
| XC2S100-5VQ100C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II 2.5V FPGA Family:Introduction and Ordering Information |
| XC2S100-5VQ100I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II 2.5V FPGA Family:Introduction and Ordering Information |
| XC2S100-5VQG100C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S100-5VQG100I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
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