參數(shù)資料
型號(hào)： XC2V1000-4FG456I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 281/318頁(yè)
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-II 456FGBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 60
系列： Virtex®-II
LAB/CLB數(shù)： 1280
RAM 位總計(jì)： 737280
輸入/輸出數(shù)： 324
門(mén)數(shù)： 1000000
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 456-BBGA
供應(yīng)商設(shè)備封裝： 456-FBGA
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
17
I/O
Standard Adjustment Measurement Methodology
Input Delay Measurements
Table 18 shows the test setup parameters used for measuring Input standard adjustments (see Table 15, page 11).
Table 18: Input Delay Measurement Methodology
Description
IOSTANDARD
Attribute
VL(1,2)
VH(1,2)
VMEAS
(1,4,5)
VREF
(1,3,5)
LVTTL (Low-Voltage Transistor-Transistor Logic)
LVTTL
0
3.0
1.4
–
LVCMOS (Low-Voltage CMOS), 3.3V
LVCMOS33
0
3.3
1.65
–
LVCMOS, 2.5V
LVCMOS25
0
2.5
1.25
–
LVCMOS, 1.8V
LVCMOS18
0
1.8
0.9
–
LVCMOS, 1.5V
LVCMOS15
0
1.5
0.75
–
PCI (Peripheral Component Interface), 33 MHz, 3.3V
PCI33_3
Per PCI Specification
–
PCI, 66 MHz, 3.3V
PCI66_3
Per PCI Specification
–
PCI-X, 133 MHz, 3.3V
PCIX
Per PCI-X Specification
–
GTL (Gunning Transceiver Logic)
GTL
VREF –0.2
VREF +0.2
VREF
0.80
GTL Plus
GTLP
VREF –0.2
VREF +0.2
VREF
1.0
HSTL (High-Speed Transceiver Logic), Class I & II
HSTL_I, HSTL_II
VREF –0.5
VREF +0.5
VREF
0.75
HSTL, Class III & IV
HSTL_III, HSTL_IV
VREF –0.5
VREF +0.5
VREF
0.90
HSTL, Class I & II, 1.8V
HSTL_I_18, HSTL_II_18
VREF –0.5
VREF +0.5
VREF
0.90
HSTL, Class III & IV, 1.8V
HSTL_III_18, HSTL_IV_18
VREF –0.5
VREF +0.5
VREF
1.08
SSTL (Stub Terminated Transceiver Logic), Class I & II, 3.3V
SSTL3_I, SSTL3_II
VREF –1.00
VREF +1.00
VREF
1.5
SSTL, Class I & II, 2.5V
SSTL2_I, SSTL2_II
VREF –0.75
VREF +0.75
VREF
1.25
SSTL, Class I & II, 1.8V
SSTL18_I, SSTL18_II
VREF –0.5
VREF +0.5
VREF
0.90
AGP-2X/AGP (Accelerated Graphics Port)
AGP
VREF –
(0.2 xVCCO)
VREF +
(0.2 xVCCO)
VREF
AGP
Spec
LVDS (Low-Voltage Differential Signaling), 2.5V
LVDS_25
1.2 – 0.125
1.2 + 0.125
1.2
LVDS, 3.3V
LVDS_33
1.2 – 0.125
1.2 + 0.125
1.2
LVDSEXT (LVDS Extended Mode), 2.5V
LVDSEXT_25
1.2 – 0.125
1.2 + 0.125
1.2
LVDSEXT, 3.3V
LVDSEXT_33
1.2 – 0.125
1.2 + 0.125
1.2
ULVDS (Ultra LVDS), 2.5V
ULVDS_25
0.6 – 0.125
0.6 + 0.125
0.6
LDT (HyperTransport), 2.5V
LDT_25
0.6 – 0.125
0.6 + 0.125
0.6
LVPECL (Low-Voltage Positive Electron-Coupled Logic), 3.3V
LVPECL_33
1.6 – 0.3
1.6 + 0.3
1.6
Notes:
1.
Input delay measurement methodology parameters for LVDCI and HSLVDCI are the same as for LVCMOS standards of the same voltage. Parameters
for all other DCI standards are the same as for the corresponding non-DCI standards.
2.
Input waveform switches between VLand VH.
3.
Measurements are made at typical, minimum, and maximum VREF values. Reported delays reflect worst case of these measurements. VREF values
listed are typical. See Virtex-II Platform FPGA User Guide for min/max specifications.
4.
Input voltage level from which measurement starts.
5.
Note that this is an input voltage reference that bears no relation to the VREF / VMEAS parameters found in IBIS models and/or noted in Figure 1.
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