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參數(shù)資料
| 型號(hào)： | XC2V1500-5FF896I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 296/318頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX-II 896FCBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | Virtex®-II |
| LAB/CLB數(shù)： | 1920 |
| RAM 位總計(jì)： | 884736 |
| 輸入/輸出數(shù)： | 528 |
| 門數(shù)： | 1500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 896-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 896-FCBGA |
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
31
Virtex-II Pin-to-Pin Output Parameter Guidelines
All devices are 100% functionally tested. Listed below are representative values for typical pin locations and normal clock
loading. Values are expressed in nanoseconds unless otherwise noted.
Global Clock Input to Output Delay for LVTTL, 12 mA, Fast Slew Rate, With DCM
Table 34: Global Clock Input to Output Delay for LVTTL, 12 mA, Fast Slew Rate, With DCM
Description
Symbol
Device
Speed Grade
Units
-6
-5
-4
LVTTL Global Clock Input to Output delay using
Output flip-flop, 12 mA, Fast Slew Rate, with
DCM.
For data output with different standards, adjust
the delays with the values shown in IOB Output
Global Clock and OFF with DCM
TICKOFDCM
XC2V40
1.10
1.28
1.48
ns
XC2V80
1.10
1.28
1.48
ns
XC2V250
1.10
1.28
1.48
ns
XC2V500
1.10
1.28
1.48
ns
XC2V1000
1.10
1.28
1.48
ns
XC2V1500
1.10
1.28
1.48
ns
XC2V2000
1.10
1.28
1.48
ns
XC2V3000
1.19
1.38
1.59
ns
XC2V4000
1.19
1.38
1.59
ns
XC2V6000
1.64
1.88
2.17
ns
XC2V8000
1.88
2.17
ns
Notes:
1.
Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and
where all accessible IOB and CLB flip-flops are clocked by the global clock net.
2.
相關(guān)PDF資料 |
PDF描述 |
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| XC2V1500-5FG456C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
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