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參數資料
| 型號： | XC2V500-5FGG456I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 314/318頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX-II 500K 456-FBGA |
| 產品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 60 |
| 系列： | Virtex®-II |
| LAB/CLB數： | 768 |
| RAM 位總計： | 589824 |
| 輸入/輸出數： | 264 |
| 門數： | 500000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 456-BBGA |
| 供應商設備封裝： | 456-FBGA |
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Virtex-II Platform FPGAs: Pinout Information
R
DS031-4 (v3.5) November 5, 2007
Module 4 of 4
Product Specification
3
Pin Definitions
Table 4 provides a description of each pin type listed in Virtex-II pinout tables.
Table 4: Virtex-II Pin Definitions
Pin Name
Direction
Description
User I/O Pins
IO_LXXY_#
Input/Output/
Bidirectional
All user I/O pins are capable of differential signalling and can implement LVDS,
ULVDS, BLVDS, LVPECL, or LDT pairs. Each user I/O is labeled “IO_LXXY_#”, where:
IO indicates a user I/O pin.
LXXY indicates a differential pair, with XX a unique pair in the bank and Y = P/N for
the positive and negative sides of the differential pair.
# indicates the bank number (0 through 7)
Dual-Function Pins
IO_LXXY_#/ZZZ
The dual-function pins are labelled “IO_LXXY_#/ZZZ”, where ZZZ can be one of the
following pins:
Per Bank - VRP, VRN, or VREF
Globally - GCLKX(S/P), BUSY/DOUT, INIT_B, D0/DIN – D7, RDWR_B, or CS_B
With /ZZZ:
D0/DIN, D1, D2,
D3, D4, D5, D6,
D7
Input/Output
In SelectMAP mode, D0 through D7 are configuration data pins. These pins
become user I/Os after configuration, unless the SelectMAP port is retained.
In bit-serial modes, DIN (D0) is the single-data input. This pin becomes a user I/O
after configuration.
CS_B
Input
In SelectMAP mode, this is the active-low Chip Select signal. The pin becomes a user
I/O after configuration, unless the SelectMAP port is retained.
RDWR_B
Input
In SelectMAP mode, this is the active-low Write Enable signal. The pin becomes a user
I/O after configuration, unless the SelectMAP port is retained.
BUSY/DOUT
Output
In SelectMAP mode, BUSY controls the rate at which configuration data is
loaded. The pin becomes a user I/O after configuration, unless the SelectMAP
port is retained.
In bit-serial modes, DOUT provides preamble and configuration data to
downstream devices in a daisy-chain. The pin becomes a user I/O after
configuration.
INIT_B
Bidirectional
(open-drain)
When Low, this pin indicates that the configuration memory is being cleared. When
held Low, the start of configuration is delayed. During configuration, a Low on this
output indicates that a configuration data error has occurred. The pin becomes a user
I/O after configuration.
GCLKx (S/P)
Input/Output
These are clock input pins that connect to Global Clock Buffers. These pins become
regular user I/Os when not needed for clocks.
VRP
Input
This pin is for the DCI voltage reference resistor of P transistor (per bank).
VRN
Input
This pin is for the DCI voltage reference resistor of N transistor (per bank).
ALT_VRP
Input
This is the alternative pin for the DCI voltage reference resistor of P transistor.
ALT_VRN
Input
This is the alternative pin for the DCI voltage reference resistor of N transistor.
VREF
Input
These are input threshold voltage pins. They become user I/Os when an external
threshold voltage is not needed (per bank).
Dedicated Pins(1)
CCLK
Input/Output
Configuration clock. Output in Master mode or Input in Slave mode.
相關PDF資料 |
PDF描述 |
|---|---|
| XC5VLX30-1FF676C | IC FPGA VIRTEX-5 30K 676FBGA |
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相關代理商/技術參數 |
參數描述 |
|---|---|
| XC2V500-6BF957C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V500-6BF957I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V500-6BG575C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V500-6BG575I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V500-6BG728C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
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