參數(shù)資料
型號： XC3S500E-4VQG100C
廠商： Xilinx Inc
文件頁數(shù)： 185/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 500K 100-VQFP
標準包裝： 90
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 66
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-VQFP（14x14）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
60
By contrast, the clock switch matrixes on the top and bottom
edges receive signals from any of the five following sources:
two GCLK pins, two DCM outputs, or one Double-Line
interconnect.
Table 41 indicates permissible connections between clock
inputs and BUFGMUX elements. The I0-input provides the
best input path to a clock buffer. The I1-input provides the
secondary input for the clock multiplexer function.
The four BUFGMUX elements on the top edge are paired
together and share inputs from the eight global clock inputs
along the top edge. Each BUFGMUX pair connects to four
of the eight global clock inputs, as shown in Figure 45. This
optionally allows differential inputs to the global clock inputs
without wasting a BUFGMUX element.
Table 41: Connections from Clock Inputs to BUFGMUX Elements and Associated Quadrant Clock
Quadran
t Clock
Line(1)
Left-Half BUFGMUX
Top or Bottom BUFGMUX
Right-Half BUFGMUX
Location(2)
I0 Input
I1 Input
Location(2)
I0 Input
I1 Input
Location(2)
I0 Input
I1 Input
H
X0Y9
LHCLK7
LHCLK6
X1Y10
GCLK7 or
GCLK11
GCLK6 or
GCLK10
X3Y9
RHCLK3
RHCLK2
G
X0Y8
LHCLK6
LHCLK7
X1Y11
GCLK6 or
GCLK10
GCLK7 or
GCLK11
X3Y8
RHCLK2
RHCLK3
F
X0Y7
LHCLK5
LHCLK4
X2Y10
GCLK5 or
GCLK9
GCLK4 or
GCLK8
X3Y7
RHCLK1
RHCLK0
E
X0Y6
LHCLK4
LHCLK5
X2Y11
GCLK4 or
GCLK8
GCLK5 or
GCLK9
X3Y6
RHCLK0
RHCLK1
D
X0Y5
LHCLK3
LHCLK2
X1Y0
GCLK3 or
GCLK15
GCLK2 or
GCLK14
X3Y5
RHCLK7
RHCLK6
C
X0Y4
LHCLK2
LHCLK3
X1Y1
GCLK2 or
GCLK14
GCLK3 or
GCLK15
X3Y4
RHCLK6
RHCLK7
B
X0Y3
LHCLK1
LHCLK0
X2Y0
GCLK1 or
GCLK13
GCLK0 or
GCLK12
X3Y3
RHCLK5
RHCLK4
A
X0Y2
LHCLK0
LHCLK1
X2Y1
GCLK0 or
GCLK12
GCLK1 or
GCLK13
X3Y2
RHCLK4
RHCLK5
Notes:
1.
See Quadrant Clock Routing for connectivity details for the eight quadrant clocks.
2.
See Figure 45 for specific BUFGMUX locations, and Figure 47 for information on how BUFGMUX elements drive onto a specific clock line
within a quadrant.
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XC3S500E-5CP132C 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 657MHZ 90NM 1.2V 132C - Trays
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XC3S500E-5FG320C 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 657MHZ 90NM 1.2V 320F - Trays
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