參數(shù)資料
型號: XC3S500E-4VQG100C
廠商: Xilinx Inc
文件頁數(shù): 76/227頁
文件大?。?/td> 0K
描述: IC FPGA SPARTAN-3E 500K 100-VQFP
標準包裝: 90
系列: Spartan®-3E
LAB/CLB數(shù): 1164
邏輯元件/單元數(shù): 10476
RAM 位總計: 368640
輸入/輸出數(shù): 66
門數(shù): 500000
電源電壓: 1.14 V ~ 1.26 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 100-TQFP
供應商設(shè)備封裝: 100-VQFP(14x14)
配用: 122-1536-ND - KIT STARTER SPARTAN-3E
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Spartan-3E FPGA Family: Pinout Descriptions
DS312 (v4.1) July 19, 2013
Product Specification
167
CP132: 132-ball Chip-scale Package
The XC3S100E, XC3S250E and the XC3S500E FPGAs
are available in the 132-ball chip-scale package, CP132.
The devices share a common footprint for this package as
shown in Table 133 and Figure 81.
Table 133 lists all the CP132 package pins. They are sorted
by bank number and then by pin name. Pins that form a
differential I/O pair appear together in the table. The table
also shows the pin number for each pin and the pin type, as
defined earlier.
Physically, the D14 and K2 balls on the XC3S100E and
XC3S250E FPGAs are not connected but should be
connected to VCCINT to maintain density migration
compatibility.
Similarly, the A4, C1, and P10 balls on the XC3S100E
FPGA are not connected but should be connected to GND
to maintain density migration compatibility.
The XC3S100E FPGA has four fewer BPI address pins,
A[19:0], whereas the XC3S250E and XC3S500E support
A[23:0].
An electronic version of this package pinout table and
footprint diagram is available for download from the Xilinx
web site at:
Pinout Table
Table 133: CP132 Package Pinout
Bank
XC3S100E
Pin Name
XC3S250E
XC3S500E
Pin Name
CP132 Ball
Type
0
IO_L01N_0
C12
I/O
0
IO_L01P_0
A13
I/O
0
N.C. (
)
IO_L02N_0
A12
100E: N.C.
Others: I/O
0
N.C. (
)
IO_L02P_0
B12
100E: N.C.
Others: I/O
0
N.C. (
)
IO_L03N_0/VREF_0
B11
100E: N.C.
Others: VREF (I/O)
0
IP
IO_L03P_0
C11
100E: INPUT
Others: I/O
0
IO_L04N_0/GCLK5
C9
GCLK
0
IO_L04P_0/GCLK4
A10
GCLK
0
IO_L05N_0/GCLK7
A9
GCLK
0
IO_L05P_0/GCLK6
B9
GCLK
0
IO_L07N_0/GCLK11
B7
GCLK
0
IO_L07P_0/GCLK10
A7
GCLK
0
IO_L08N_0/VREF_0
C6
VREF
0
IO_L08P_0
B6
I/O
0
IO_L09N_0
C5
I/O
0
IO_L09P_0
B5
I/O
0
N.C. (
)
IO_L10N_0
C4
100E: N.C.
Others: I/O
0
IP
IO_L10P_0
B4
100E: INPUT
Others: I/O
0
IO_L11N_0/HSWAP
B3
DUAL
0
IO_L11P_0
A3
I/O
0
IP_L06N_0/GCLK9
C8
GCLK
0
IP_L06P_0/GCLK8
B8
GCLK
0
VCCO_0
A6
VCCO
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