參數(shù)資料
型號： XC4VSX35-10FFG668C
廠商： Xilinx Inc
文件頁數(shù)： 6/58頁
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描述： IC FPGA VIRTEX-4 35K 668-FCBGA
標準包裝： 1
系列： Virtex®-4 SX
LAB/CLB數(shù)： 3840
邏輯元件/單元數(shù)： 34560
RAM 位總計： 3538944
輸入/輸出數(shù)： 448
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 668-BBGA，F(xiàn)CBGA
供應商設備封裝： 668-FCBGA
配用： HW-V4-ML402-UNI-G-ND - EVALUATION PLATFORM VIRTEX-4
807-1005-ND - DAUGHTER CARD WITH VIRTEX-4
HW-AFX-FF668-400-ND - BOARD DEV VIRTEX 4 FF668
其它名稱： 122-1498
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
14
Table 16: Processor Block Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (CPMC405CLOCK)
Clock and Power Management control inputs
TPPCDCK_CORECKI/
TPPCCKD_CORECKI
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Reset control inputs
TPPCDCK_RSTCHIP/
TPPCCKD_RSTCHIP
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Debug control inputs
TPPCDCK_EXBUSHAK/
TPPCCKD_EXBUSHAK
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Trace control inputs
TPPCDCK_TRCDIS/
TPPCCKD_TRCDIS
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
External Interrupt Controller control inputs
TPPCDCK_CINPIRQ/
TPPCCKD_CINPIRQ
1.04
0.20
1.15
0.20
1.40
0.23
ns, Min
Clock to Out
Clock and Power Management control outputs
TPPCCKO_CORESLP
1.35
1.51
1.74
ns, Max
Reset control outputs
TPPCCKO_RSTCHIP
1.441.591.83
ns, Max
Debug control outputs
TPPCCKO_DBGLDAPU
1.34
1.48
1.70
ns, Max
Trace control outputs
TPPCCKO_TRCCYCLE
1.52
1.68
1.83
ns, Max
Clock
CPMC405CLOCK minimum pulse width, High
TCPWH
1.11
1.25
1.43
ns, Min
CPMC405CLOCK minimum pulse width, Low
TCPWL
1.11
1.25
1.43
ns, Min
Table 17: Processor Block PLB Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (PLBCLK)
Processor Local Bus (ICU/DCU) control inputs
TPPCDCK_ICUBUSY/
TPPCCKD_ICUBUSY
0.60
0.20
0.66
0.20
0.76
0.23
ns, Min
Processor Local Bus (ICU/DCU) data inputs
TPPCDCK_ICURDDB/
TPPCCKD_ICURDDB
0.90
0.20
1.00
0.20
1.15
0.23
ns, Min
Clock to Out
Processor Local Bus (ICU/DCU) control outputs
TPPCCKO_DCUABORT
1.61
1.78
2.05
ns, Max
Processor Local Bus (ICU/DCU) address bus outputs
TPPCCKO_ICUABUS
1.66
1.85
2.13
ns, Max
Processor Local Bus (ICU/DCU) data bus outputs
TPPCCKO_DCUWRDBUS
2.08
2.24
2.57
ns, Max
Table 18: Processor Block JTAG Switching Characteristics
Description
Symbol
Speed Grade
Units
-12
-11
-10
Setup and Hold Relative to Clock (JTAGC405TCK)
JTAG control inputs
TPPCDCK_JTGTDI
TPPCCKD_JTGTDI
1.16
0.20
1.29
0.20
1.48
0.23
ns, Min
JTAG reset input
TPPCDCK_JTGTRSTN
TPPCCKD_JTGTRSTN
0.60
0.20
0.65
0.20
0.74
0.23
ns, Min
Clock to Out
JTAG control outputs
TPPCCKO_JTGTDO
1.68
1.79
2.14
ns, Max
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