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參數(shù)資料
| 型號： | XC5202-6PC84C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 20/73頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 64 CLB'S 84-PLCC |
| 產(chǎn)品變化通告： | XC1700 PROMs,XC5200,HQ,SCD Parts Discontinuation 19/Jul/2010 |
| 標準包裝： | 15 |
| 系列： | XC5200 |
| LAB/CLB數(shù)： | 64 |
| 邏輯元件/單元數(shù)： | 256 |
| 輸入/輸出數(shù)： | 65 |
| 門數(shù)： | 3000 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 84-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 84-PLCC |
| 其它名稱： | 122-1131 |
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R
November 5, 1998 (Version 5.2)
7-109
XC5200 Series Field Programmable Gate Arrays
7
XC4000E/EX
XC5200/
UCLK_SYNC
XC4000E/EX
XC5200/
UCLK_NOSYNC
XC4000E/EX
XC5200/
CCLK_SYNC
XC4000E/EX
XC5200/
CCLK_NOSYNC
XC3000
XC2000
CCLK
GSR Active
UCLK Period
DONE IN
Di
Di+1
Di+2
Di
Di+1
Di+2
U2
U3
U4
U2
U3
U4
U2
U3
U4
C1
Synchronization
Uncertainty
Di
Di+1
Di
Di+1
DONE
I/O
GSR Active
DONE
I/O
GSR Active
DONE
C1
C2
C1
U2
C3
C4
C2
C3
C4
C2
C3
C4
I/O
GSR Active
DONE
I/O
DONE
Global Reset
I/O
DONE
Global Reset
I/O
F = Finished, no more
configuration clocks needed
Daisy-chain lead device
must have latest F
Heavy lines describe
default timing
CCLK Period
Length Count Match
F
X6700
C1, C2 or C3
Figure 25: Start-up Timing
Product Obsolete or Under Obsolescence
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FMC31DRXH | CONN EDGECARD 62POS DIP .100 SLD |
| XC4036XL-2HQ240C | IC FPGA 1296 CLB'S 240-HQFP |
| ABB60DHAS-S793 | CONN EDGECARD 120POS R/A .05 REV |
| IDT71V424S12YG | IC SRAM 4MBIT 12NS 36SOJ |
| FMM24DSEI-S13 | CONN EDGECARD 48POS .156 EXTEND |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC5202-6PC84I | 制造商:Xilinx 功能描述: |
| XC5202-6PG156C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
| XC5202-6PG191C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
| XC5202-6PG223C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
| XC5202-6PG299C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Field Programmable Gate Arrays |
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