參數(shù)資料
型號(hào)： XC5VLX50T-3FF1136C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 60/91頁(yè)
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-5 50K 1136FBGA
產(chǎn)品變化通告： Step Intro and Pkg Change 11/March/2008
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 LXT
LAB/CLB數(shù)： 3600
邏輯元件/單元數(shù)： 46080
RAM 位總計(jì)： 2211840
輸入/輸出數(shù)： 480
電源電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1136-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1136-FCBGA
配用： 568-5088-ND - BOARD DEMO DAC1408D750
122-1586-ND - BOARD EVAL FOR VIRTEX-5 ML555
HW-V5-ML561-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5-ML550-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5-ML521-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-AFX-FF1136-500-G-ND - BOARD DEV VIRTEX 5 FF1136
HW-V5GBE-DK-UNI-G-ND - KIT DEV V5 LXT GIGABIT ETHERNET
122-1508-ND - EVALUATION PLATFORM VIRTEX-5
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
63
Table 85: Global Clock Input to Output Delay With DCM in System-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-3
-2
-1
LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM
in System-Synchronous Mode
TICKOFDCM
Global Clock and OUTFF with DCM
XC5VLX20T
N/A
2.53
2.93
ns
XC5VLX30
2.33
2.56
2.93
ns
XC5VLX30T
2.33
2.56
2.93
ns
XC5VLX50
2.35
2.58
2.95
ns
XC5VLX50T
2.35
2.58
2.95
ns
XC5VLX85
2.41
2.63
3.00
ns
XC5VLX85T
2.41
2.63
3.00
ns
XC5VLX110
2.46
2.69
3.06
ns
XC5VLX110T
2.46
2.69
3.06
ns
XC5VLX155
2.51
2.74
3.10
ns
XC5VLX155T
2.51
2.74
3.10
ns
XC5VLX220
N/A
2.83
3.18
ns
XC5VLX220T
N/A
2.83
3.18
ns
XC5VLX330
N/A
3.00
3.37
ns
XC5VLX330T
N/A
3.00
3.37
ns
XC5VSX35T
2.44
2.67
3.03
ns
XC5VSX50T
2.46
2.69
3.05
ns
XC5VSX95T
N/A
2.64
3.00
ns
XC5VSX240T
N/A
3.00
3.36
ns
XC5VTX150T
N/A
2.77
3.15
ns
XC5VTX240T
N/A
2.78
3.15
ns
XC5VFX30T
2.55
2.82
3.20
ns
XC5VFX70T
2.48
2.74
3.12
ns
XC5VFX100T
2.33
2.59
3.00
ns
XC5VFX130T
2.40
2.67
3.07
ns
XC5VFX200T
N/A
2.87
3.27
ns
Notes:
1.
Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all
accessible IOB and CLB flip-flops are clocked by the global clock net.
2.
DCM output jitter is already included in the timing calculation.
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PDF描述
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XC5VLX50T-3FFG665I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-5 Family Overview
XC5VLX50T-X1FF1136C 制造商:Xilinx 功能描述:
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