參數(shù)資料
型號： XC6SLX100T-2FG676I
廠商： Xilinx Inc
文件頁數(shù)： 28/89頁
文件大小： 0K
描述： IC FPGA SPARTAN 6 676FGGBGA
標準包裝： 40
系列： Spartan® 6 LXT
LAB/CLB數(shù)： 7911
邏輯元件/單元數(shù)： 101261
RAM 位總計： 4939776
輸入/輸出數(shù)： 376
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-FBGA（27x27）
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
34
I/O Standard Measurement Methodology
Input Delay Measurements
Table 31 shows the test setup parameters used for measuring input delay.
Table 31: Input Delay Measurement Methodology
Description
I
/O Standard Attribute
VH(1)
LVTTL (Low-Voltage Transistor-Transistor Logic)
LVTTL
0
3.0
1.4
–
LVCMOS (Low-Voltage CMOS), 3.3V
LVCMOS33
0
3.3
1.65
–
LVCMOS, 2.5V
LVCMOS25
0
2.5
1.25
–
LVCMOS, 1.8V
LVCMOS18
0
1.8
0.9
–
LVCMOS, 1.5V
LVCMOS15
0
1.5
0.75
–
LVCMOS, 1.2V
LVCMOS12
0
1.2
0.6
–
PCI (Peripheral Component Interface),
33 MHz and 66 MHz, 3.3V
PCI33_3, PCI66_3
Per PCI Specification
–
HSTL (High-Speed Transceiver Logic),
Class I & II
HSTL_I, HSTL_II
VREF –0.5
VREF +0.5
VREF
0.75
HSTL, Class III
HSTL_III
VREF –0.5
VREF +0.5
VREF
0.90
HSTL, Class I & II, 1.8V
HSTL_I_18, HSTL_II_18
VREF –0.5
VREF +0.5
VREF
0.90
HSTL, Class III 1.8V
HSTL_III_18
VREF –0.5
VREF +0.5
VREF
1.1
SSTL (Stub Terminated Transceiver Logic),
Class I & II, 3.3V
SSTL3_I, SSTL3_II
VREF –0.75
VREF +0.75
VREF
1.5
SSTL, Class I & II, 2.5V
SSTL2_I, SSTL2_II
VREF –0.75
VREF +0.75
VREF
1.25
SSTL, Class I & II, 1.8V
SSTL18_I, SSTL18_II
VREF –0.5
VREF +0.5
VREF
0.90
SSTL, Class II, 1.5V
SSTL15_II
VREF –0.2
VREF +0.2
VREF
0.75
LVDS (Low-Voltage Differential Signaling),
2.5V & 3.3V
LVDS_25, LVDS_33
1.25 – 0.125
1.25 + 0.125
–
LVPECL (Low-Voltage Positive Emitter-Coupled
Logic), 2.5V & 3.3V
LVPECL_25, LVPECL_33
1.2 – 0.3
1.2 + 0.3
–
BLVDS (Bus LVDS), 2.5V
BLVDS_25
1.3 – 0.125
1.3 + 0.125
–
Mini-LVDS, 2.5V & 3.3V
MINI_LVDS_25,
MINI_LVDS_33
1.2 – 0.125
1.2 + 0.125
–
RSDS (Reduced Swing Differential Signaling),
2.5V & 3.3V
RSDS_25, RSDS_33
1.2 – 0.1
1.2 + 0.1
–
TMDS (Transition Minimized Differential Signaling),
3.3V
TMDS_33
3.0 – 0.1
3.0 + 0.1
–
PPDS (Point-to-Point Differential Signaling,
2.5V & 3.3V
PPDS_25, PPDS_33
1.25 – 0.1
1.25 + 0.1
–
Notes:
1.
Input waveform switches between VL and VH.
2.
Measurements are made at typical, minimum, and maximum VREF values. Reported delays reflect worst case of these measurements. VREF values
listed are typical.
3.
Input voltage level from which measurement starts.
4.
This is an input voltage reference that bears no relation to the VREF / VMEAS parameters found in IBIS models and/or noted in Figure 4.
5.
The value given is the differential input voltage.
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