參數(shù)資料
型號(hào)： XC6VCX240T-2FFG784C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 38/52頁(yè)
文件大小： 0K
描述： IC FPGA VIRTEX 6 241K 784FFGBGA
產(chǎn)品培訓(xùn)模塊： Virtex-6 FPGA Overview
產(chǎn)品變化通告： Virtex-6 FIFO Input Logic Reset 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex® 6 CXT
LAB/CLB數(shù)： 18840
邏輯元件/單元數(shù)： 241152
RAM 位總計(jì)： 15335424
輸入/輸出數(shù)： 400
電源電壓： 0.95 V ~ 1.05 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 784-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 784-FCBGA
Virtex-6 CXT Family Data Sheet
DS153 (v1.6) February 11, 2011
Product Specification
43
BPI Master Flash Mode Programming Switching
TBPICCO(2)
ADDR[25:0], RS[1:0], FCS_B, FOE_B, FWE_B outputs
valid after CCLK rising edge at 2.5V
66
ns
ADDR[25:0], RS[1:0], FCS_B, FOE_B, FWE_B outputs
valid after CCLK rising edge at 1.8V
66
ns
TBPIDCC/TBPICCD
Setup/Hold on D[15:0] data input pins
4.0/0.0
ns
TINITADDR
Minimum period of initial ADDR[25:0] address cycles
3
CCLK cycles
SPI Master Flash Mode Programming Switching
TSPIDCC/TSPIDCCD
DIN Setup/Hold before/after the rising CCLK edge
3.0/0.0
ns
TSPICCM
MOSI clock to out at 2.5V
6
ns
MOSI clock to out at 1.8V
6
ns
TSPICCFC
FCS_B clock to out at 2.5V
6
ns
FCS_B clock to out at 1.8V
6
ns
TFSINIT/TFSINITH
FS[2:0] to INIT_B rising edge Setup and Hold
2
s
CCLK Output (Master Modes)
TMCCKL
Master CCLK clock Low time duty cycle
45/55
%, Min/Max
TMCCKH
Master CCLK clock High time duty cycle
45/55
%, Min/Max
CCLK Input (Slave Modes)
TSCCKL
Slave CCLK clock minimum Low time
2.5
ns, Min
TSCCKH
Slave CCLK clock minimum High time
2.5
ns, Min
Dynamic Reconfiguration Port (DRP) for MMCM Before and After DCLK
FDCK
Maximum frequency for DCLK
200
MHz
TMMCMDCK_DADDR/
TMMCMCKD_DADDR
DADDR Setup/Hold
1.63/0.00 1.63/0.00
ns
TMMCMDCK_DI/TMMCMCKD_DI
DI Setup/Hold
1.63/0.00 1.63/0.00
ns
TMMCMDCK_DEN/TMMCMCKD_DEN
DEN Setup/Hold time
1.63/0.00 1.63/0.00
ns
TMMCMDCK_DWE/TMMCMCKD_DWE
DWE Setup/Hold time
1.63/0.00 1.63/0.00
ns
TMMCMCKO_DO
CLK to out of DO(3)
3.64
ns
TMMCMCKO_DRDY
CLK to out of DRDY
0.38
ns
Notes:
1.
To support longer delays in configuration, use the design solutions described in Virtex-6 FPGA Configuration Guide.
2.
Only during configuration, the last edge is determined by a weak pull-up/pull-down resistor in the I/O.
3.
DO will hold until next DRP operation.
Table 52: Configuration Switching Characteristics (Cont’d)
Symbol
Description
Speed Grade
Units
-2
-1
相關(guān)PDF資料
PDF描述
XC5VFX70T-2FFG1136C IC FPGA VIRTEX-5FX 70K 1136-FBGA
ACB105DHND CONN EDGECARD 210PS .050 DIP SLD
ABB105DHND CONN EDGECARD 210PS .050 DIP SLD
ACB105DHHN CONN EDGECARD 210PS .050 DIP SLD
ABB105DHHN CONN EDGECARD 210PS .050 DIP SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC6VCX240T-2FFG784I 功能描述:IC FPGA VIRTEX 6 241K 784FFGBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex® 6 CXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
XC6VCX75T 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-6 CXT Family Data Sheet
XC6VCX75T-1FF484C 制造商:Xilinx 功能描述:FPGA VIRTEX?-6 CXT FAMILY 74496 CELLS 40NM (CMOS) TECHNOLOGY - Trays 制造商:Xilinx 功能描述:IC FPGA VIRTEX 6 75K 484BGA
XC6VCX75T-1FF484I 制造商:Xilinx 功能描述:FPGA VIRTEX?-6 CXT FAMILY 74496 CELLS 40NM (CMOS) TECHNOLOGY - Trays 制造商:Xilinx 功能描述:IC FPGA 240 I/O 484FCBGA
XC6VCX75T-1FF784C 制造商:Xilinx 功能描述:FPGA VIRTEX?-6 CXT FAMILY 74496 CELLS 40NM (CMOS) TECHNOLOGY - Trays 制造商:Xilinx 功能描述:IC FPGA 360 I/O 784FCBGA
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