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參數(shù)資料
| 型號(hào)： | XC6VCX75T-2FFG484I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 15/52頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX 6 74K 484FFGBGA |
| 產(chǎn)品培訓(xùn)模塊： | Virtex-6 FPGA Overview |
| 產(chǎn)品變化通告： | Virtex-6 FIFO Input Logic Reset 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex® 6 CXT |
| LAB/CLB數(shù)： | 5820 |
| 邏輯元件/單元數(shù)： | 74496 |
| RAM 位總計(jì)： | 5750784 |
| 輸入/輸出數(shù)： | 240 |
| 電源電壓： | 0.95 V ~ 1.05 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FCBGA |
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Virtex-6 CXT Family Data Sheet
DS153 (v1.6) February 11, 2011
Product Specification
22
TJ480
Total Jitter(2)(3)
480 Mb/s
–
0.1
UI
DJ480
Deterministic Jitter(2)(3)
–
0.03
UI
Notes:
1.
Using same REFCLK input with TXENPMAPHASEALIGN enabled for up to four consecutive GTX transceiver sites.
2.
Using PLL_DIVSEL_FB = 2, 20-bit internal data width. These values are NOT intended for protocol specific compliance determinations.
3.
All jitter values are based on a bit-error ratio of 1e-12.
4.
PLL frequency at 1.5625 GHz and OUTDIV = 1.
5.
PLL frequency at 2.5 GHz and OUTDIV = 2.
6.
PLL frequency at 2.5 GHz and OUTDIV = 4.
Table 32: GTX Transceiver Receiver Switching Characteristics
Symbol
Description
Min
Typ
Max
Units
FGTXRX
Serial data rate
RX oversampler not enabled
0.600
–
FGTXMAX
Gb/s
RX oversampler enabled
0.480
–
0.600
Gb/s
TRXELECIDLE
TIme for RXELECIDLE to respond to loss or restoration of data
–
75
–
ns
RXOOBVDPP
OOB detect threshold peak-to-peak
60
–
150
mV
RXSST
Receiver spread-spectrum
tracking(1)
Modulated @ 33 KHz
–5000
–
0
ppm
RXRL
Run length (CID)
Internal AC capacitor bypassed
–
512
UI
RXPPMTOL
Data/REFCLK PPM offset
tolerance
CDR 2nd-order loop disabled
–200
–
200
ppm
CDR 2nd-order loop enabled
–2000
–
2000
ppm
SJ Jitter Tolerance(2)
JT_SJ3.75
Sinusoidal Jitter(3)
3.75 Gb/s
0.44
–
UI
JT_SJ3.125
Sinusoidal Jitter(3)
3.125 Gb/s
0.45
–
UI
JT_SJ3.125L
Sinusoidal Jitter(3)
3.125 Gb/s(4)
0.45
–
UI
JT_SJ2.5
Sinusoidal Jitter(3)
2.5 Gb/s(5)
0.5
–
UI
JT_SJ1.25
Sinusoidal Jitter(3)
1.25 Gb/s(6)
0.5
–
UI
JT_SJ675
Sinusoidal Jitter(3)
675 Mb/s
0.4
–
UI
JT_SJ480
Sinusoidal Jitter(3)
480 Mb/s
0.4
–
UI
SJ Jitter Tolerance with Stressed Eye(2)
JT_TJSE3.125
Total Jitter with Stressed
Eye(7)
3.125 Gb/s
0.70
–
UI
JT_SJSE3.125
Sinusoidal Jitter with
Stressed Eye(7)
3.125 Gb/s
0.1
–
UI
Notes:
1.
Using PLL_RXDIVSEL_OUT = 1, 2, and 4.
2.
All jitter values are based on a bit-error ratio of 1e–12.
3.
The frequency of the injected sinusoidal jitter is 80 MHz.
4.
PLL frequency at 1.5625 GHz and OUTDIV = 1.
5.
PLL frequency at 2.5 GHz and OUTDIV = 2.
6.
PLL frequency at 2.5 GHz and OUTDIV = 4.
7.
Composite jitter with RX equalizer enabled. DFE disabled.
Table 31: GTX Transceiver Transmitter Switching Characteristics (Cont’d)
Symbol
Description
Condition
Min
Typ
Max
Units
相關(guān)PDF資料 |
PDF描述 |
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| XC6VHX250T | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-6 FPGA Data Sheet: DC and Switching Characteristics |
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| XC6VHX250T-1FF1154I | 功能描述:IC FPGA VIRTEX-6HXT 1156FCBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex® 6 HXT 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55） |
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