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參數(shù)資料
| 型號(hào)： | XCV100E-8CS144C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 41/233頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 144-CSBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 198 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 600 |
| 邏輯元件/單元數(shù)： | 2700 |
| RAM 位總計(jì)： | 81920 |
| 輸入/輸出數(shù)： | 94 |
| 門(mén)數(shù)： | 128236 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 144-LCSBGA（12x12） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-4 (v3.0) March 21, 2014
Module 4 of 4
Production Product Specification
49
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
FG256 Differential Pin Pairs
Virtex-E devices have differential pin pairs that can also pro-
vide other functions when not used as a differential pair. A
√
in the AO column indicates that the pin pair can be used as
an asynchronous output for all devices provided in this
package. Pairs with a note number in the AO column are
device dependent. They can have asynchronous outputs if
the pin pair are in the same CLB row and column in the
device. Numbers in this column refer to footnotes that indi-
cate which devices have pin pairs than can be asynchro-
nous outputs. The Other Functions column indicates
alternative function(s) not available when the pair is used as
a differential pair or differential clock.
NA
GND
K11
NA
GND
K10
NA
GND
K9
NA
GND
K8
NA
GND
K7
NA
GND
K6
NA
GND
J10
NA
GND
J9
NA
GND
J8
NA
GND
J7
NA
GND
H10
NA
GND
H9
NA
GND
H8
NA
GND
H7
NA
GND
G11
NA
GND
G10
NA
GND
G9
NA
GND
G8
NA
GND
G7
NA
GND
G6
NA
GND
F11
NA
GND
F10
NA
GND
F7
NA
GND
F6
NA
GND
B15
NA
GND
B2
NA
GND
A16
NA
GND
A1
Notes:
1.
VREF or I/O option only in the XCV100E, 200E, 300E;
otherwise, I/O option only.
2.
VREF or I/O option only in the XCV200E, 300E; otherwise,
I/O option only.
Table 16: FG256 Package — XCV50E, XCV100E,
XCV200E, XCV300E
Bank
Pin Description
Pin #
Table 17: FG256 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E, XCV300E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Global Differential Clock
0
4
N8
N9
NA
IO_DLL_L52P
1
5
R8
T8
NA
IO_DLL_L52N
2
1
C9
A8
NA
IO_DLL_L8P
3
0
B8
A7
NA
IO_DLL_L8N
IO LVDS
Total Pairs: 83, Asynchronous Outputs: 35
0
A3
C5
7
VREF
10
E6
D5
√
-
20
A4
B4
√
VREF
30
B5
D6
-
40
A5
C6
√
VREF
50
C7
B6
√
-
6
0
C8
D7
1
-
70
A6
B7
1
VREF
8
1
A8
A7
NA
IO_LVDS_DLL
91
A9
D9
2
-
10
1
B9
E10
1
VREF
11
1
D10
A10
1
-
12
1
A11
C10
√
-
13
1
E11
B11
√
VREF
14
1
D11
A12
2
-
15
1
C11
A13
√
VREF
16
1
D12
B12
√
-
17
1
C12
A14
7
VREF
18
1
B13
C13
√
CS
相關(guān)PDF資料 |
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| XCV100E-8FG256I | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
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