參數(shù)資料
型號: XCV2000E-7FG1156C
廠商: Xilinx Inc
文件頁數(shù): 180/233頁
文件大小: 0K
描述: IC FPGA 1.8V C-TEMP 1156-FBGA
產(chǎn)品變化通告: FPGA Family Discontinuation 18/Apr/2011
標準包裝: 1
系列: Virtex®-E
LAB/CLB數(shù): 9600
邏輯元件/單元數(shù): 43200
RAM 位總計: 655360
輸入/輸出數(shù): 804
門數(shù): 2541952
電源電壓: 1.71 V ~ 1.89 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 1156-BBGA
供應商設(shè)備封裝: 1156-FBGA(35x35)
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁當前第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁
Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 2 of 4
DS022-2 (v3.0) March 21, 2014
44
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
SSTL2_II
A sample circuit illustrating a valid termination technique for
SSTL2_II appears in Figure 52. DC voltage specifications
appear in Table 31.
CTT
A sample circuit illustrating a valid termination technique for
CTT appear in Figure 53. DC voltage specifications appear
PCI33_3 & PCI66_3
PCI33_3 or PCI66_3 require no termination. DC voltage
specifications appear in Table 33.
Figure 52: Terminated SSTL2 Class II
Table 31: SSTL2_II Voltage Specifications
Parameter
Min
Typ
Max
VCCO
2.3
2.5
2.7
VREF = 0.5 × VCCO
1.15
1.25
1.35
VTT = VREF + N(1)
1.11
1.25
1.39
VIH = VREF + 0.18
1.33
1.43
3.0(2)
VIL = VREF – 0.18
0.3(3)
1.07
1.17
VOH = VREF + 0.8
1.95
-
VOL = VREF – 0.8
-
0.55
IOH at VOH (mA)
15.2
-
IOLat VOL (mA)
15.2
-
Notes:
1.
N must be greater than or equal to -0.04 and less than or
equal to 0.04.
2.
VIH maximum is VCCO + 0.3.
3.
VIL minimum does not conform to the formula.
Figure 53: Terminated CTT
50
Ω
Z = 50
SSTL2 Class II
x133_16_111699
25
Ω
50
Ω
VREF = 1.25V
VTT= 1.25V
VCCO = 2.5V
VREF= 1.5V
VTT = 1.5V
50
Ω
VCCO = 3.3V
Z = 50
CTT
x133_17_111699
Table 32: CTT Voltage Specifications
Parameter
Min
Typ
Max
VCCO
2.05(1)
3.3
3.6
VREF
1.35
1.5
1.65
VTT
1.35
1.5
1.65
VIH = VREF + 0.2
1.55
1.7
-
VIL = VREF – 0.2
-
1.3
1.45
VOH = VREF + 0.4
1.75
1.9
-
VOL= VREF – 0.4
-
1.1
1.25
IOH at VOH (mA)
8-
-
IOLat VOL (mA)
8
-
Notes:
1.
Timing delays are calculated based on VCCO min of 3.0V.
Table 33: PCI33_3 and PCI66_3 Voltage Specifications
Parameter
Min
Typ
Max
VCCO
3.0
3.3
3.6
VREF
--
-
VTT
--
-
VIH = 0.5 × VCCO
1.5
1.65
VCCO +0.5
VIL = 0.3 × VCCO
0.5
0.99
1.08
VOH = 0.9 × VCCO
2.7
-
VOL= 0.1 × VCCO
-
0.36
IOH at VOH (mA)
Note 1
-
IOLat VOL (mA)
Note 1
-
Notes:
1.
Tested according to the relevant specification.
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