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參數(shù)資料
| 型號(hào)： | XCV2000E-7FG1156C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 226/233頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 1156-FBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 9600 |
| 邏輯元件/單元數(shù)： | 43200 |
| RAM 位總計(jì)： | 655360 |
| 輸入/輸出數(shù)： | 804 |
| 門(mén)數(shù)： | 2541952 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1156-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1156-FBGA（35x35） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
6
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
CS144 Differential Pin Pairs
Virtex-E devices have differential pin pairs that can also pro-
vide other functions when not used as a differential pair. A
√
in the AO column indicates that the pin pair can be used as
an asynchronous output for all devices provided in this
package. Pairs with a note number in the AO column are
device dependent. They can have asynchronous outputs if
the pin pair are in the same CLB row and column in the
device. Numbers in this column refer to footnotes that indi-
cate which devices have pin pairs than can be asynchro-
nous outputs. The Other Functions column indicates
alternative function(s) not available when the pair is used as
a differential pair or differential clock.
1
VCCO
A13
1
VCCO
D7
2
VCCO
B12
3
VCCO
G11
3
VCCO
M13
4
VCCO
N13
5
VCCO
N1
5
VCCO
N7
6
VCCO
M2
7
VCCO
B2
7
VCCO
G2
NA
GND
A1
NA
GND
B9
NA
GND
B11
NA
GND
C7
NA
GND
D5
NA
GND
E4
NA
GND
E11
NA
GND
F1
NA
GND
G10
NA
GND
J1
NA
GND
J12
NA
GND
L3
NA
GND
L5
NA
GND
L7
NA
GND
L9
NA
GND
N12
Notes:
1.
VREF or I/O option only in the XCV200E; otherwise, I/O
option only.
2.
VREF or I/O option only in the XCV100E, 200E; otherwise,
I/O option only.
Table 4: CS144 — XCV50E, XCV100E, XCV200E
Bank
Pin Description
Pin #
Table 5: CS144 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Global Differential Clock
0
4
K7
N8
NA
IO_DLL_L18P
1
5
M7
M6
NA
IO_DLL_L18N
2
1
A7
B7
NA
IO_DLL_L2P
3
0
A6
C6
NA
IO_DLL_L2N
IO LVDS
Total Pairs: 30, Asynchronous Output Pairs: 18
00
A4
B4
√
VREF
10
A5
B5
√
-
2
1
B7
C6
NA
IO_LVDS_DLL
3
1
D8
C8
√
-
4
1
D9
C9
√
VREF
51
D10
C10
√
CS, WRITE
62
C11
C12
√
DIN, D0
7
2
D13
E10
1
D1, VREF
82
E12
E13
√
D2
92
F10
F11
1
D3, VREF
10
3
F13
G13
NA
-
11
3
H12
H11
1
D4, VREF
12
3
H10
J13
√
D5
13
3
J11
J10
1
D6, VREF
14
3
K10
L13
√
INIT
15
4
L11
M11
√
-
16
4
N10
K9
√
VREF
17
4
N9
K8
√
-
相關(guān)PDF資料 |
PDF描述 |
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