參數(shù)資料
型號: XCV200E-6BG352C
廠商: Xilinx Inc
文件頁數(shù): 163/233頁
文件大?。?/td> 0K
描述: IC FPGA 1.8V C-TEMP 352-MBGA
產(chǎn)品變化通告: FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝: 24
系列: Virtex®-E
LAB/CLB數(shù): 1176
邏輯元件/單元數(shù): 5292
RAM 位總計(jì): 114688
輸入/輸出數(shù): 260
門數(shù): 306393
電源電壓: 1.71 V ~ 1.89 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 352-LBGA,金屬
供應(yīng)商設(shè)備封裝: 352-MBGA(35x35)
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
29
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Initialization in Verilog and Synopsys
The block SelectRAM+ structures can be initialized in Verilog
for both simulation and synthesis for inclusion in the EDIF
output file. The simulation of the Verilog code uses a def-
param to pass the initialization. The Synopsys FPGA com-
piler does not presently support defparam. The initialization
values instead attach as attributes to the RAM by a built-in
Synopsys dc_script. The translate_off statement stops syn-
thesis translation of the defparam statements. The following
code illustrates a module that employs these techniques.
Design Examples
Creating a 32-bit Single-Port RAM
The true dual-read/write port functionality of the block
SelectRAM+ memory allows a single port, 128 deep by
32-bit wide RAM to be created using a single block
SelectRAM+ cell as shown in Figure 35.
Interleaving the memory space, setting the LSB of the
address bus of Port A to 1 (VCC), and the LSB of the
address bus of Port B to 0 (GND), allows a 32-bit wide sin-
gle port RAM to be created.
Creating Two Single-Port RAMs
The true dual-read/write port functionality of the block
SelectRAM+ memory allows a single RAM to be split into
two single port memories of 2K bits each as shown in
In this example, a 512K x 4 RAM (Port A) and a 128 x 16
RAM (Port B) are created out of a single block SelectRAM+.
The address space for the RAM is split by fixing the MSB of
Port A to 1 (VCC) for the upper 2K bits and the MSB of Port
B to 0 (GND) for the lower 2K bits.
Block Memory Generation
The CoreGen program generates memory structures using
the block SelectRAM+ features. This program outputs
VHDL or Verilog simulation code templates and an EDIF file
for inclusion in a design.
Figure 35: Single Port 128 x 32 RAM
WEB
ENB
RSTB
CLKB
ADDRB[7:0]
DIB[15:0]
WEA
ENA
RSTA
CLKA
ADDRA[7:0]
DIA[15:0]
ADDR[6:0], V
CC
CLK
EN
RST
WE
CLK
EN
RST
WE
DI[31:16]
ADDR[6:0], GND
DI[15:0]
DOA[15:0]
DO[31:16]
DO[15:0]
DOB[15:0]
RAMB4_S16_S16
ds022_036_121399
Figure 36: 512 x 4 RAM and 128 x 16 RAM
WEB
ENB
RSTB
CLKB
ADDRB[7:0]
DIB[15:0]
WEA
ENA
RSTA
CLKA
ADDRA[9:0]
DIA[3:0]
V
CC, ADDR1[8:0]
DI1[3:0]
WE1
EN1
RST1
CLK1
WE2
EN2
RST2
CLK2
GND, ADDR2[6:0]
DI2[15:0]
DOA[3:0]
DO1[3:0]
DO2[15:0]
DOB[15:0]
RAMB4_S4_S16
ds022_037_121399
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PDF描述
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XCV200E-6CS144I 功能描述:IC FPGA 1.8V I-TEMP 144-CSBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA(現(xiàn)場可編程門陣列) 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標(biāo)準(zhǔn)包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計(jì):4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA,F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5
XCV200E6F256C 制造商:XILINX 功能描述:NEW