參數(shù)資料
型號(hào): XCV200E-7FG256I
廠商: Xilinx Inc
文件頁(yè)數(shù): 99/233頁(yè)
文件大小: 0K
描述: IC FPGA 1.8V I-TEMP 256-FBGA
產(chǎn)品變化通告: FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝: 90
系列: Virtex®-E
LAB/CLB數(shù): 1176
邏輯元件/單元數(shù): 5292
RAM 位總計(jì): 114688
輸入/輸出數(shù): 176
門(mén)數(shù): 306393
電源電壓: 1.71 V ~ 1.89 V
安裝類(lèi)型: 表面貼裝
工作溫度: -40°C ~ 100°C
封裝/外殼: 256-BGA
供應(yīng)商設(shè)備封裝: 256-FBGA(17x17)
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)當(dāng)前第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)
Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
102
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
FG900 Fine-Pitch Ball Grid Array Package
XCV600E, XCV1000E, and XCV1600E devices in the
FG900 fine-pitch Ball Grid Array package have footprint
compatibility. Pins labeled I0_VREF can be used as either
in all parts unless device-dependent as indicated in the foot-
notes. If the pin is not used as VREF, it can be used as gen-
eral I/O. Immediately following Table 26, see Table 27 for
Differential Pair information.
256
7
T38
T41
-
257
7
T42
R39
1
VREF
258
7
R38
R42
2
-
259
7
P39
R40
4
-
260
7
P38
R41
2
-
261
7
N39
P42
1
-
262
7
M39
P40
3
-
263
7
M38
P41
-
264
7
L39
N42
VREF
265
7
N41
L38
2
-
266
7
M42
K40
-
267
7
K38
M40
VREF
268
7
J40
M41
2
-
269
7
L40
J39
5
VREF
270
7
L41
J38
-
271
7
H39
K42
VREF
272
7
H38
K41
1
-
273
7
G40
J41
2
-
274
7
G39
H42
-
275
7
G42
G38
1
VREF
276
7
F40
G41
2
-
277
7
F41
F42
4
-
278
7
E42
F39
2
VREF
279
7
E41
E40
1
-
280
7
D41
E39
3
-
Notes:
1.
AO in the XCV1000E, 2000E.
2.
AO in the XCV1000E, 1600E.
3.
AO in the XCV2000E.
4.
AO in the XCV1600E.
5.
AO in the XCV1000E.
Table 25: FG860 Differential Pin Pair Summary
XCV1000E, XCV1600E, XCV2000E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Table 26: FG900 — XCV600E, XCV1000E, XCV1600E
Bank
Pin Description
Pin #
0GCK3
C15
0IOA74
0IO
A134
0IO
C54
0IO
C64
0IO
C144
0IO
D85
0IO
D10
0IO
D134
0IO
E6
0IOE95
0IO
E145
0IO
F94
0IO
F145
0IO
G15
0IO
K115
0IO
K12
0IO
L134
0
IO_L0N_YY
C44
0
IO_L0P_YY
F73
0
IO_L1N_Y
D5
0IO_L1P_Y
G8
0
IO_VREF_L2N_Y
A31
0IO_L2P_Y
H9
0
IO_L3N_Y
B44
0IO_L3P_Y
J104
0
IO_L4N_YY
A4
0
IO_L4P_YY
D6
0
IO_VREF_L5N_YY
E7
0
IO_L5P_YY
B5
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