參數(shù)資料
| 型號： | XCV600E-6FG676C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 146/233頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V C-TEMP 676-FBGA |
| 產品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 3456 |
| 邏輯元件/單元數(shù)： | 15552 |
| RAM 位總計： | 294912 |
| 輸入/輸出數(shù)： | 444 |
| 門數(shù)： | 985882 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-FBGA（27x27） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
17
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Boundary Scan Mode
In the Boundary Scan mode, configuration is done through
the IEEE 1149.1 Test Access Port. Note that the
PROGRAM pin must be pulled High prior to reconfiguration.
A Low on the PROGRAM pin resets the TAP controller and
no JTAG operations can be performed.
Figure 18: SelectMAP Flowchart for Write Operations
Apply Power
Release INIT
If used to delay
configuration
On first FPGA
PROGRAM
from Low
to High
Set WRITE = Low
Enter Data Source
Set CS = Low
On first FPGA
Set CS = High
Apply Configuration Byte
INIT?
High
Low
Yes
No
Busy?
Low
High
Disable Data Source
Set WRITE = High
When all DONE pins
are released, DONE goes High
and start-up sequences complete.
If no errors,
later FPGAs enter start-up phase
releasing DONE.
If no errors,
first FPGAs enter start-up phase
releasing DONE.
Once per bitstream,
FPGA checks data using CRC
and pulls INIT Low on error.
FPGA makes a final
clearing pass and releases
INIT when finished.
FPGA starts to clear
configuration memory.
For any other FPGAs
ds003_17_090602
Repeat Sequence A
Configuration Completed
Sequence A
End of Data?
Yes
No
Figure 19: SelectMAP Write Abort Waveforms
CCLK
CS
WRITE
Abort
DATA[0:7]
BUSY
DS022_46_071702
相關PDF資料 |
PDF描述 |
|---|---|
| XCV600E-6BG560C | IC FPGA 1.8V C-TEMP 560-MBGA |
| BR25L080F-WE2 | IC EEPROM SER 8KB SPI BUS 8SOP |
| AYM36DTMD-S664 | CONN EDGECARD 72POS R/A .156 |
| AGM36DTMN-S664 | CONN EDGECARD 72POS R/A .156 |
| ASM36DTMN-S664 | CONN EDGECARD 72POS R/A .156 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XCV600E6FG676I | 制造商:Xilinx 功能描述: |
| XCV600E-6FG676I | 功能描述:IC FPGA 1.8V I-TEMP 676-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應商設備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV600E-6FG676I0773 | 制造商:Rochester Electronics LLC 功能描述: 制造商:Xilinx 功能描述: |
| XCV600E-6FG680C | 功能描述:IC FPGA 1.8V C-TEMP 680-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應商設備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV600E-6FG680I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays |
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