參數(shù)資料
型號： XRT72L53
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA272
封裝： 27 X 27 MM, PLASTIC, BGA-272
文件頁數(shù)： 12/488頁
文件大?。?/td> 5976K
代理商： XRT72L53
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XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.6
á
PRELIMINARY
X
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) ..................................................................... 249
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) ..................................................................... 249
R
X
DS3 I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
12) ..................................................................... 250
R
X
DS3 I
NTERRUPT
S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
13) ..................................................................... 250
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 251
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 251
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 252
R
X
DS3 FEAC I
NTERRUPT
E
NABLE
/S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
17) ............................................. 252
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ......................................................................... 253
R
X
DS3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ......................................................................... 253
5.0 E3/ITU-T G.751 Operation of the XRT72L53 ..................................................................................... 254
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 254
5.1 D
ESCRIPTION
OF
THE
E3, ITU-T G.751 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
ITS
........................................... 254
Figure 97. Illustration of the E3, ITU-T G.751 Framing Format. ......................................................... 254
5.1.1 Definition of the Overhead Bits .............................................................................................................. 254
5.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L53 (E3, ITU-T G.751 M
ODE
O
PERATION
) ............................................ 255
Figure 98. A Simple Illustration of the XRT72L53 Transmit Section when it has been configured to operate
in the E3 Mode .................................................................................................................................... 255
5.2.1 The Transmit Payload Data Input Interface Block ................................................................................. 255
Figure 99. A Simple Illustration of the Transmit Payload Data Input Interface Block ......................... 256
T
ABLE
47: L
ISTING
AND
D
ESCRIPTION
OF
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
N
-
TERFACE
............................................................................................................................................... 257
Figure 100. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 1 (Serial/Loop-Timed) Operation ........................................ 258
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 259
Figure 101. Behavior of the Terminal Interface signals between the XRT72L53 Transmit Payload Data Input
Interface block and the Terminal Equipment (for Mode 1 Operation) .................................................. 261
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 261
Figure 102. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 2 (Serial/Local-Timed/Frame-Slave) Operation .................. 262
Figure 103. Behavior of the Terminal Interface signals between the XRT72L53 and the Terminal Equipment
(Mode 2 Operation) ............................................................................................................................. 263
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 263
Figure 104. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 3 (Serial/Local-Time/Frame-Master) Operation .................. 264
Figure 105. Behavior of the Terminal Interface signals between the XRT72L53 and the Terminal Equipment
(E3 Mode 3 Operation) ........................................................................................................................ 265
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 265
Figure 106. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 4 (Nibble-Parallel/Loop-Timed) Operation .......................... 266
Figure 107. Behavior of the Terminal Interface signals between the XRT72L53 and the Terminal Equipment
(Mode 4 Operation) ............................................................................................................................. 267
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 267
Figure 108. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 5 (Nibble-Parallel/Local-Timed/Frame-Slave) Operation .... 268
Figure 109. Behavior of the Terminal Interface signals between the XRT72L53 and the Terminal Equipment
(E3, Mode 5 Operation) ....................................................................................................................... 269
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 270
Figure 110. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 6 (Nibble-Parallel/Local-Timed/Frame-Master) Operation .. 271
Figure 111. Behavior of the Terminal Interface signals between the XRT72L53 and the Terminal Equipment
(E3 Mode 6 Operation) ........................................................................................................................ 272
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 272
5.2.2 The Transmit Overhead Data Input Interface ........................................................................................ 272
Figure 112. Simple Illustration of the Transmit Overhead Data Input Interface block ........................ 273
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PDF描述
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參數(shù)描述
XRT72L53-75L03DPC 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03D. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53-75L03PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53ES-75L03D-PCI 功能描述:界面開發(fā)工具 Evaluation Board for XRT72L53 Series RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V
XRT72L53ES-PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC withT73LC03A+T71D03 RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53IB 制造商: 功能描述: 制造商:undefined 功能描述:
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