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參數(shù)資料
| 型號(hào)： | XRT72L53 |
| 廠商： | EXAR CORP |
| 元件分類(lèi)： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA272 |
| 封裝： | 27 X 27 MM, PLASTIC, BGA-272 |
| 文件頁(yè)數(shù)： | 160/488頁(yè) |
| 文件大?。?/td> | 5976K |
| 代理商： | XRT72L53 |
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XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
á
PRELIMINARY
REV. P1.1.6
141
Therefore, if the user is using either one of these in-
puts as an interrupt request input, then the user must
ensure that the appropriate interrupt service routine
or unconditional branch instruction (to the interrupt
service routine) is located at one of these address lo-
cations.
If the 8051 Microcontroller IC is required to interface
to external components in the data memory space of
sizes greater than 256 bytes, then both Ports 0 and 2
must be used as the address and data lines. Port 0
will function as a multiplexed address/data bus. Dur-
ing the first half of a memory cycle, Port 0 will operate
as the lower address byte. During the second half of
the memory cycle, Port 0 will operate as the bi-direc-
tional data bus. Port 2 will be used as the upper ad-
dress byte. ALE and the use of a 74HC373 transpar-
ent latch device can be used to de-multiplex the Ad-
dress and Data bus signals.
Figure 37 presents a schematic illustrating how the
XRT72L53 DS3/E3 Framer can be interfaced to the
8051 Microcontroller IC.
The circuitry in Figure 37 will function as follows, dur-
ing a Framer-request interrupt. The Framer device
would request an interrupt from the CPU by asserting
its active low INT output pin. This will cause the
INT0* input pin of the CPU to go "Low”. When this
happens the 8051 CPU will finish executing its cur-
rent instruction, and will then branch program control
to the Framer Device interrupt service routine. In the
T
ABLE
14: I
NTERRUPT
S
ERVICE
R
OUTINE
L
OCATION
(
IN
C
ODE
M
EMORY
)
FOR
THE
INT0*
AND
INT1* I
NTERRUPT
I
NPUT
PINS
I
NTERRUPT
PIN
B
RANCH
TO
LOCATION
(
IN
S
YSTEM
M
EMORY
)
INT0*
0x0003
INT1*
0x0013
F
IGURE
37. S
CHEMATIC
DEPICTING
HOW
TO
INTERFACE
THE
XRT72L53 DS3/E3 F
RAMER
IC
TO
THE
8051 M
ICRO
-
CONTROLLER
A9
U1
XRT72L53
P17
V20
R19
H20
R18
L18
J20
J19
R20
T20
J17
RESET
ALE_AS
INT
CS
D0
D1
D2
D3
D4
D5
D6
D7
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
MOTO/INTEL
Rdy_Dtck
5.0V
5.0V
HW_RESET*
ALE
From Address Decoder
U4
8051
16
17
39
38
37
36
35
34
33
32
30
21
22
23
24
25
26
27
28
12
13
WR
RD
AD0
ALE
A8
A9
A10
INT0
ALE
To Address Decoder
XRT72L53_INT*
A9
XRT72L53_INT*
A8
U3
74HC373
1
11
20
2
5
6
9
12
15
16
19
3
4
7
8
13
14
17
18
OE
LE
VCC
1Q
2Q
3Q
4Q
5Q
6Q
7Q
8Q
1D
2D
3D
4D
5D
6D
7D
8D
A8
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