參數(shù)資料
型號： XRT72L54
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA272
封裝： 27 X 27 MM, PLASTIC, BGA-272
文件頁數(shù)： 18/484頁
文件大小： 5949K
代理商： XRT72L54
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XRT72L54
FOUR CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.2
á
PRELIMINARY
XVI
transmit a LAPD Message frame only once). ...................................................................................... 388
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ...................................................................... 389
6.2.4 The Transmit E3 Framer Block .............................................................................................................. 389
Figure 177. A Simple Illustration of the Transmit E3 Framer Block and the associated paths to other Func-
tional Blocks ........................................................................................................................................ 390
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 391
T
ABLE
79: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
AIS E
NABLE
)
WITHIN
THE
T
X
E3 C
ONFIG
-
URATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
.................................. 391
T
ABLE
80: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (T
X
LOS)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
................................................ 391
6.2.5 The Transmit E3 Line Interface Block ................................................................................................... 392
Figure 178. Approach to Interfacing the XRT72L54 Framer IC device to the XRT73L04 DS3/E3/STS-1 LIU
393
Figure 179. A Simple Illustration of the Transmit E3 LIU Interface block ........................................... 394
Figure 180. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit DS3
LIU Interface is operating in the Unipolar Mode .................................................................................. 394
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 395
T
ABLE
81: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
*)
WITHIN
THE
UNI I/O C
ON
-
TROL
R
EGISTER
AND
THE
T
RANSMIT
E3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
................................... 395
Figure 181. Illustration of AMI Line Code ........................................................................................... 396
Figure 182. Illustration of two examples of HDB3 Encoding .............................................................. 396
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 397
T
ABLE
82: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/HDB3*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
I
-
POLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
E3 LIU I
NTERFACE
B
LOCK
.................................... 397
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 397
T
ABLE
83: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................... 397
Figure 183. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the rising edge of TxLineClk ............................................................ 398
Figure 184. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the falling edge of TxLineClk ........................................................... 398
6.2.6 Transmit Section Interrupt Processing .................................................................................................. 398
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ...................................................................... 399
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ...................................................... 399
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ...................................................... 400
6.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L54 (E3 M
ODE
O
PERATION
) .................................................................... 400
Figure 185. A Simple Illustration of the Receive Section of the XRT72L54, when it has been configured to
operate in the E3 Mode ....................................................................................................................... 400
6.3.1 The Receive E3 LIU Interface Block ...................................................................................................... 400
Figure 186. A Simple Illustration of the Receive E3 LIU Interface Block ............................................ 401
Figure 187. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data
402
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 402
T
ABLE
84: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................... 402
Figure 188. Illustration on how the XRT72L54 Receive E3 Framer is interfaced to the XRT73L04 Line In-
terface Unit while operating in the Bipolar mode (one channel shown) ............................................... 403
Figure 189. Illustration of AMI Line Code ........................................................................................... 404
Figure 190. Illustration of two examples of HDB3 Decoding .............................................................. 404
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 405
T
ABLE
85: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EG
-
ISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
................................................................... 405
Figure 191. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and
RxNEG are to be sampled on the rising edge of RxLineClk ................................................................ 406
Figure 192. Waveform/Timing Relationship between RxLineClk, RxPOS and RxNEG - When RxPOS and
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PDF描述
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參數(shù)描述
XRT72L54ES-PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T73LC04A+T71D04 RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L54IB 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L56 制造商:EXAR 制造商全稱:EXAR 功能描述:SIX CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
XRT72L56ES-PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L56IB 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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