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參數資料
| 型號： | XRT83VSH314IB-F |
| 廠商： | Exar Corporation |
| 文件頁數： | 21/80頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC LIU SH T1/E1/J1 14CH 304TBGA |
| 標準包裝： | 27 |
| 類型： | 線路接口裝置（LIU） |
| 驅動器/接收器數： | 14/14 |
| 規(guī)程： | T1，E1，J1 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 304-BBGA |
| 供應商設備封裝： | 304-PBGA（31x31） |
| 包裝： | 托盤 |
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XRT83VSH314
25
14-CHANNEL T1/E1/J1 SHORT-HAUL LINE INTERFACE UNIT
REV. 1.0.1
4.0
TRANSMIT PATH LINE INTERFACE
The transmit path of the XRT83VSH314 LIU consists of 14 independent T1/E1/J1 transmitters. The following
section describes the complete transmit path from TCLK/TPOS/TNEG inputs to TTIP/TRING outputs.
A
simplified block diagram of the transmit path is shown in Figure 13.
FIGURE 13. SIMPLIFIED BLOCK DIAGRAM OF THE TRANSMIT PATH
4.1
TCLK/TPOS/TNEG Digital Inputs
In dual rail mode, TPOS and TNEG are the digital inputs for the transmit path. In single rail mode, TNEG has
no function and can be left unconnected. The XRT83VSH314 can be programmed to sample the inputs on
either edge of TCLK. By default, data is sampled on the falling edge of TCLK. To sample data on the rising
edge of TCLK, set TCLKE to "1" in the appropriate global register. Figure 14 is a timing diagram of the transmit
input data sampled on the falling edge of TCLK. Figure 15 is a timing diagram of the transmit input data
sampled on the rising edge of TCLK. The timing specifications are shown in Table 5.
FIGURE 14. TRANSMIT DATA SAMPLED ON FALLING EDGE OF TCLK
FIGURE 15. TRANSMIT DATA SAMPLED ON RISING EDGE OF TCLK
HDB3/B8ZS
Encoder
Tx Jitter
Attenuator
Timing
Control
Tx Pulse Shaper
& Pattern Gen
Line Driver
TTIP
TRING
TCLK
TNEG
TPOS
TCLK
TPOS
or
TNEG
TCLK
R
TCLK
F
T
HO
T
SU
TCLK
TPOS
or
TNEG
TCLK
F
TCLK
R
T
HO
T
SU
相關PDF資料 |
PDF描述 |
|---|---|
| XRT83VSH316IB | IC LIU SH T1/E1/J1 16CH 316STBGA |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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