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參數(shù)資料
| 型號(hào)： | XS1-G02B-FB144-I4 |
| 廠商： | XMOS |
| 文件頁(yè)數(shù)： | 6/24頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 16KB OTP 144FBGA |
| 標(biāo)準(zhǔn)包裝： | 176 |
| 系列： | XS1 |
| 核心處理器： | XCore |
| 芯體尺寸： | 32 位雙核 |
| 速度： | 400MHz |
| 連通性： | USB |
| 輸入/輸出數(shù)： | 88 |
| 程序存儲(chǔ)器容量： | 16KB（4K x 32） |
| 程序存儲(chǔ)器類型： | OTP |
| RAM 容量： | 32K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 0.95 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 144-FBGA |
| 包裝： | 托盤 |
| 其它名稱： | 880-1007 |
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XS1-G02B-FB144 Datasheet
13
The SS_DEBUG pin is used to synchronize the debugging of multiple XCores.
This pin can operate in both output and input mode. In output mode and when
congured to do so, SS_DEBUG is driven low by the device when the XCore processor
hits a debug break point. Prior to this point the pin will be tri-stated. In input
mode and when congured to do so, driving this pin low will put the XCore into
debug mode. Software can set the behavior of the XCore based on this pin. This
pin should have an external pull up of 4K7-47K or left not connected in single
core applications.
The JTAG device identication register can be read by using the IDCODE instruction.
Its contents are specied in Figure 7.
Bit31
Device Identication Register
Bit0
Version
Part Number
Manufacturer Identity
1
0
1
0
1
0
1
0
1
0
1
0
1
0
4
6
3
Figure 7:
ICODE return
value
The JTAG usercode register can be read by using the USERCODE instruction. Its
contents are specied in Figure 8. The OTP User ID eld is read from bits [22:31]
of the security register on XCore 0 (all zero on unprogrammed devices).
Bit31
Usercode Register
Bit0
OTP User ID
Unused
Silicon Revision
0
1
0
1
0
2
8
0
Figure 8:
USERCODE
return value
5.10
Power Supplies
The device has the following types of power supply pins:
VDD pins for the chip core
IO VDD pins for the I/O lines
SS_PLL_AVDD pins for the PLL
SS_OTP_VPP pins for faster programming the OTP (optional)
Several pins of each type are provided to minimize the eect of inductance within
the package, all of which must be connected. The power supplies must be brought
up monotonically and input voltages must not exceed specication at any time.
The VDD supply must ramp from 0 V to its nal value within 10 ms to ensure
correct startup.
The IO VDD supply must ramp to its nal value before VDD reaches 0.4 V.
The SS_PLL_AVDD supply should be separated from the other noisier supplies on
the board. The PLL requires a very clean power supply, and a low pass lter (for
Document Number: 1100C
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| XS1-G-DK (XDK) | 制造商:XMOS Ltd 功能描述:KIT DEV 4CORE G4 W/LCD TOUCH |
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