參數(shù)資料
型號： 28236-12
廠商： MINDSPEED TECHNOLOGIES INC
元件分類： 數(shù)字傳輸電路
英文描述： ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA388
封裝： BGA-388
文件頁數(shù)： 193/443頁
文件大?。?/td> 4535K
代理商： 28236-12
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10.0 Local Processor Interface
CN8236
10.6 Standalone Operation
ATM ServiceSAR Plus with xBR Traffic Management
10-14
Mindspeed Technologies
28236-DSH-001-A
10.6 Standalone Operation
Standalone interface pins and descriptions are given in Table 10-2. Figure 10-8
shows the signal interface between the CN8236 and the RS825x ATM
receiver/transmitter device with no local processor. The PCS*, PAS*, and PWNR
pins are now outputs providing chip select, address strobe, and write/read control
to the RS825x. PDAEN* is now an input connected to the interrupt sources of the
RS825x. PBLAST* is a second chip select, which can be used to connect a future
second Mindspeed PHY device. The PRDY* output is active and indicates the
cycles in which the data transaction occurs. The PWAIT* input is active and can
be used to prolong the cycle (as shown in Figure 10-9). Physical interface devices
other than the RS825x can be connected by using PWAIT* to extend the read or
write cycle, and by using external logic to translate the CN8236 control signals.
Table 10-2. Standalone Interface Pins
Signal
Dir(1)
Description
PROCMODE
I
Processor interface mode select input. A logic 1 enables standalone operation without a
local processor.
PCS*
O
Chip select output for PHY device number 1. Synchronous to SYSCLK.
PBLAST*
O
Chip select output for PHY device number two. Synchronous to SYSCLK.
PAS*
O
PHY address strobe. Synchronous to SYSCLK.
PWNR
O
PHY write/read select. A logic 1 on this output indicates a write cycle, a logic 0 indicates a
read cycle. Synchronous to SYSCLK.
PRDY*
O
PHY interface ready signal. A logic low on this signal at rising edge of SYSCLK indicates
that the data cycle has been completed.
PWAIT*
I
PHY wait input. Allows external logic to insert wait states to extend data cycles. Only
active when PRDY* is active.
PDAEN*
I
PHY interrupt input, active low, level sensitive(2).
PADDR[1:0]
I
Not used, pull to logic 0.
PBSEL[1:0]
I
Not used, pull to logic 0.
PBE[3:0]*
I
Not used, pull to logic 0.
PFAIL*
I
Not used, pull to logic 1.
NOTE(S):
(1) Direction given with respect to the CN8236.
(2) See the HOST_ISTAT0 register for details.
相關(guān)PDF資料
PDF描述
2885 INTERCONNECTION DEVICE
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