參數(shù)資料
型號： 5CGXFC7C7U19C8NES
廠商： Altera
文件頁數(shù)： 497/1077頁
文件大小： 0K
描述： IC CYCLONE V FPGA 150K 484-UBGA
標準包裝： 84
系列： Cyclone® V GX
LAB/CLB數(shù)： 56415
邏輯元件/單元數(shù)： 149500
RAM 位總計： 6656000
輸入/輸出數(shù)： 240
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-FBGA
供應(yīng)商設(shè)備封裝： 484-UBGA（19x19）
其它名稱： 544-2740
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Allows software to program clock characteristics, such as the following items discussed later in this
chapter:
Input clock source for SDRAM and peripheral PLLs
Multiplier range, divider range, and six post-scale counters for each PLL
Output phases for SDRAM PLL outputs
VCO enable for each PLL
Bypass modes for each PLL
Gate off individual clocks in all PLL clock groups
Clear loss of lock status for each PLL
Safe mode for hardware-managed clocks
General-purpose I/O (GPIO) debounce clock divide
Allows software to observe the status of all writable registers
Supports interrupting the MPU subsystem on PLL-lock and loss-of-lock
Supports clock gating at the signal level
The clock manager is not responsible for the following functional behaviors:
Selection or management of the clocks for the FPGA-to-HPS, HPS-to-FPGA, and FPGA-to-HPS SDRAM
interfaces. The FPGA logic designer is responsible for selecting and managing these clocks.
Software must not program the clock manager with illegal values. If it does, the behavior of the clock
manager is undefined and could stop the operation of the HPS. The only guaranteed means for recovery
from an illegal clock setting is a cold reset.
Related Information
When re-programming clock settings, there are no automatic glitch-free clock transitions. Software must
follow a specific sequence to ensure glitch-free clock transitions. Refer to Hardware-Managed and
Software-Managed Clocks section of this chapter.
Clock Manager Block Diagram and System Integration
The following figure shows the major components of the clock manager and its integration in the HPS.
Clock Manager
Altera Corporation
cv_54002
Clock Manager Block Diagram and System Integration
2-2
2013.12.30
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PDF描述
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參數(shù)描述
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5CGXFC7D6F27C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC7D6F27C7NES 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC7D6F27I7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC7D6F27I7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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