參數資料
型號： 5CGXFC7C7U19C8NES
廠商： Altera
文件頁數： 540/1077頁
文件大?。?/td> 0K
描述： IC CYCLONE V FPGA 150K 484-UBGA
標準包裝： 84
系列： Cyclone® V GX
LAB/CLB數： 56415
邏輯元件/單元數： 149500
RAM 位總計： 6656000
輸入/輸出數： 240
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-FBGA
供應商設備封裝： 484-UBGA（19x19）
其它名稱： 544-2740
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Internally, the L3 interconnect is partitioned into the following subswitches:
L3 main switch
Main switch used to transfer high-throughput 64-bit data
Operates at up to half the MPU main clock frequency
Provides masters with low-latency connectivity to AXI bridges, on-chip memories, SDRAM, and
FPGA manager
L3 master peripheral switch
Used to connect memory-mastering peripherals to the main switch
32-bit data width
Operates at up to half the main switch clock frequency
L3 slave peripheral switch
Used to provide access to level 3 and 4 slave interfaces for masters of the master peripheral and main
switches
32-bit data width
Five independent L4 buses
The L3 master and slave peripheral switches are fully-connected crossbars. The L3 main switch is a partially-
connected crossbar. The following table shows the connectivity matrix of all the master and slave interfaces
of the L3 main switch.
Table 4-1: L3 Main Switch Connectivity Matrix
Connected Slaves
Masters
HPS-to-FPGA Bridge
ACP ID Mapper Data
On-Chip RAM
SDRAM Controller Subsystem L3 Data
L3 Master Peripheral Switch
L3 Slave Peripheral Switch
FPGA Manager
HPS-to-FPGA Bridge
STM
Boot ROM
On-Chip RAM
L2 Cache Master 0
L3 Slave Peripheral Switch
ACP ID Mapper Data
STM
On-Chip RAM
SDRAM Controller Subsystem L3 Data
FPGA-to-HPS Bridge
Altera Corporation
Interconnect
4-3
Interconnect Block Diagram and System Integration
cv_54004
2013.12.30
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