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參數(shù)資料
型號(hào)： 5CGXFC7D7F27C8NES
廠商： Altera
文件頁(yè)數(shù)： 234/1077頁(yè)
文件大?。?/td> 0K
描述： IC CYCLONE V FPGA 150K 672-FBGA
標(biāo)準(zhǔn)包裝： 40
系列： Cyclone® V GX
LAB/CLB數(shù)： 56415
邏輯元件/單元數(shù)： 149500
RAM 位總計(jì)： 6656000
輸入/輸出數(shù)： 336
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BGA
供應(yīng)商設(shè)備封裝： 672-FBGA（27x27）
其它名稱： 544-2739
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The nCE pins of the devices in the chain are connected to GND, allowing configuration for these devices to
begin and end at the same time.
Using PC Host and Download Cable
To configure multiple Cyclone V devices, connect the devices to a download cable, as shown in the following
figure.
Figure 7-16: Multiple Device PS Configuration Using an Altera Download Cable
FPGA Device 1
FPGA Device 2
nCE
nCONFIG
CONF_DONE
DCLK
nCE
nCONFIG
CONF_DONE
DCLK
nCEO
GND
(PS Mode)
VCCPGM
nSTATUS
DATA0
GND
10 kΩ
Pin 1
Download Cable
10-Pin Male Header
nCEO
N.C.
GND
VIO
MSEL[4..0]
VCCPGM
10 kΩ
10 kΩ (2)
Connect the pull-up resistor to the
same supply voltage (VCCIO) as the
USB-Blaster, ByteBlaster II,
EthernetBlaster, or EthernetBlaster II
cable.
You only need the pull-up resistors on
DATA0 and DCLK if the download cable
is the only configuration scheme used
on your board. This ensures that
DATA0 and DCLK are not left floating
after configuration. For example, if you
are also using a configuration device,
you do not need the pull-up resistors on
DATA0 and DCLK.
In the USB-Blaster and
ByteBlaster II cables, this
pin is connected to nCE
when you use it for AS
programming. Otherwise,
this pin is a no connect.
For more information, refer to
the MSEL pin settings.
When a device completes configuration, its nCEO pin is released low to activate the nCE pin of the next device.
Configuration automatically begins for the second device.
JTAG Configuration
In Cyclone V devices, JTAG instructions take precedence over other configuration schemes.
The Quartus II software generates an SRAM Object File (.sof) that you can use for JTAG configuration using
a download cable in the Quartus II software programmer. Alternatively, you can use the JRunner software
with .rbf or a JAM
Standard Test and Programming Language (STAPL) Format File (.jam) or JAM Byte
Code File (.jbc) with other third-party programmer tools.
Related Information
Provides more information about JTAG boundary-scan testing.
Provides more information about JTAG configuration pins.
Configuration, Design Security, and Remote System Upgrades in Cyclone V Devices
Altera Corporation
CV-52007
Using PC Host and Download Cable
7-24
2014.01.10
相關(guān)PDF資料
PDF描述
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參數(shù)描述
5CGXFC7D7F31C8N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Cyclone V GX 5648 LABs 480 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC7D7F31C8NES 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Cyclone V GX 5648 LABs 480 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC9A6U19A7N 功能描述:IC FPGA 240 I/O 484UBGA 制造商:altera 系列:Cyclone? V GX 零件狀態(tài):有效 LAB/CLB 數(shù):113560 邏輯元件/單元數(shù):301000 總 RAM 位數(shù):14251008 I/O 數(shù):240 柵極數(shù):- 電壓 - 電源:1.07 V ~ 1.13 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C （TJ） 封裝/外殼:484-FBGA 供應(yīng)商器件封裝:484-UBGA（19x19） 標(biāo)準(zhǔn)包裝:84
5CGXFC9A6U19C7N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Cyclone V GX 113560 LABs 560 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC9A6U19I7 功能描述:IC FPGA 240 I/O 484UBGA 制造商:altera 系列:Cyclone? V GX 零件狀態(tài):有效 LAB/CLB 數(shù):113560 邏輯元件/單元數(shù):301000 總 RAM 位數(shù):14251008 I/O 數(shù):240 柵極數(shù):- 電壓 - 電源:1.07 V ~ 1.13 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C（TJ） 封裝/外殼:484-FBGA 供應(yīng)商器件封裝:484-UBGA（19x19） 標(biāo)準(zhǔn)包裝:84
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