VERSACLOCK LOW POWER CLOCK GENERATOR EEPROM CLOCK GENERATOR
參數(shù)資料
型號(hào)： 5P49EE801NDGI
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 10/27頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK GENERATOR 28QFN
標(biāo)準(zhǔn)包裝： 75
系列： VersaClock™
類(lèi)型： 時(shí)鐘發(fā)生器
PLL： 帶旁路
輸入： LVTTL，晶體
輸出： LVCMOS，LVDS，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:7
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 150MHz
除法器/乘法器： 是/無(wú)
電源電壓： 1.71 V ~ 1.89 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 28-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 28-VFQFPN（4x4）
包裝： 管件
其它名稱(chēng)： 800-2524
IDT5P49EE801
VERSACLOCK LOW POWER CLOCK GENERATOR
EEPROM CLOCK GENERATOR
IDT VERSACLOCK LOW POWER CLOCK GENERATOR
18
IDT5P49EE801
REV M 072512
AC Timing Electrical Characteristics
(Spread Spectrum Generation = OFF)
Symbol
Parameter
Test Conditions
Min.
Typ.
Max.
Units
fIN
Input Frequency
Input Frequency Limit (CLKIN)
1 1
40
MHz
1 / t1
Output Frequency
Single Ended Clock output limit (LVTTL) 3.3V
0.001
120
MHz
Single Ended Clock output limit (LVTTL) 2.5V
110
MHz
Single Ended Clock output limit (LVTTL) 1.8V
100
MHz
Differential Clock output limit (LVDS)
150
MHz
fVCO
VCO Frequency
VCO operating Frequency Range
100
475
MHz
fPFD
PFD Frequency
PFD operating Frequency Range
0.50
20
MHz
t2
Input Duty Cycle
Duty Cycle for Input
40
60
%
t3
Output Duty Cycle
Measured at VDD/2
45
55
%
t4
Slew Rate, SLEWx(bits) = 00
Single-Ended 3.3V LVCMOS Output clock rise
and fall time, 20% to 80% of VDD (Output
Load = 7 pF)
5.1
V/ns
Slew Rate, SLEWx(bits) = 01
Single-Ended 3.3V LVCMOS Output clock rise
and fall time, 20% to 80% of VDD (Output
Load = 7 pF)
4.4
Slew Rate, SLEWx(bits) = 10
Single-Ended 3.3V LVCMOS Output clock rise
and fall time, 20% to 80% of VDD (Output
Load = 7 pF)
2.8
Slew Rate, SLEWx(bits) = 11
Single-Ended 3.3V LVCMOS Output clock rise
and fall time, 20% to 80% of VDD (Output
Load = 7 pF)
1.8
t5
Rise Times
LVDS, 20% to 80%
600
ps
Fall Times
600
t7
Clock Jitter
Peak-to-peak period jitter, CLK outputs
measured at VDD/2; fPFD >= 10 MHz
Single output frequency only.
100
ps
Peak-to-peak period jitter, CLK outputs
measured at VDD/2; fPFD >= 10 MHz
Multiple output frequencies switching.
200
ps
t6
Output Skew
Skew between output to output on the same
bank
75
ps
Skew between any output (Same freq and IO
type, FOUT >10MHz)
200
ps
t7
Lock Time
PLL Lock Time from Power-up (using MHz
reference clock)1
1.Time from supply voltage crosses VDD=1.62V to PLLs are locked.
520
ms
PLL Lock Time from Power-up using
32.768kHz reference clock)
13
s
PLL Lock time from shutdown mode
5
10
ms
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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