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參數(shù)資料
| 型號： | 79RC32T335-133DH |
| 英文描述： | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 中文描述： | 微處理器| 32位| QFP封裝| 208PIN |塑料 |
| 文件頁數(shù)： | 138/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32T335-133DH |
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IDT MIPS32 4Kc Processor Core
CP0 Registers
79RC32438 User Reference Manual
2 - 76
November 4, 2002
Notes
Debug Exception Program Counter Register (CP0 Register 24)
The Debug Exception Program Counter (DEPC) register is a read/write register that contains the
address at which processing resumes after a debug exception or debug mode exception has been
serviced. For synchronous (precise) debug and debug mode exceptions, the DEPC contains either:
–
The virtual address of the instruction that was the direct cause of the debug exception, or
–
The virtual address of the immediately preceding branch or jump instruction, when the debug
exception causing instruction is in a branch delay slot, and the Debug Branch Delay (BDB) bit in
the Debug register is set.
For asynchronous debug exceptions (debug interrupt), the DEPC contains the virtual address of the
instruction where execution should resume after the debug handler code is executed.
DEPC Register Format
31
ErrCtl Register (CP0 Register 26, Select 0)
Note:
This register was added to version 3.5 of the core. It is reserved in earlier versions.
The ErrCtl register provides a mechanism for enabling software testing of the way-select and data RAM
arrays for both the ICache and DCache. The way-selection RAM test mode is enabled by setting the WST
bit. It modifies the functionality of the CACHE Index Load Tag and Index Store Tag operations so that they
modify the way-selection RAM and leave the Tag RAMs untouched. When this bit is set, the lower 6 bits of
the PA field in the TagLo register are used as the source and destination for Index Load Tag and Index
Store Tag CACHE operations.
The WST bit also enables the data RAM test mode. When this bit is set, the Index Store Data CACHE
instruction is enabled. This CACHE operation writes the contents of the DataLo register to the word in the
data array that is indicated by the index and byte address.
The SPR bit enables CACHE accesses to the optional Scratchpad RAMs. When this bit is set, Index
Load Tag, Index Store Tag, and Index Store Data CACHE instructions will send reads or writes to the
Scratchpad RAM port. The effects of these operations are dependent on the particular Scratchpad imple-
mentation.
ErrCtl Register Format
31 30 29
0
DEPC
Fields
Description
Read/
Write
Reset
State
Name
Bit(s)
DEPC
31:0
The DEPC register is updated with the virtual
address of the instruction that caused the debug
exception. If the instruction is in the branch delay
slot, the virtual address of the immediately preceding
branch or jump instruction is placed in this register.
Execution of the DERET instruction causes a jump to
the address in the DEPC.
R/W
Undefined
Table 2.51 DEPC Register Field Description
28 27
0
R
WST SPR
R
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32T335-133DHI | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 79RC32T335-150DH | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 79RC32T335-150DHI | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
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| 79RC32T351-133DH | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
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參數(shù)描述 |
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| 79RC32T335-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 79RC32T335-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 79RC32T336-150BCG | 制造商:Integrated Device Technology Inc 功能描述:79RC32T336-150BCG, 32BIT EMBEDDED MICROPROCESSOR - Trays 制造商:Integrated Device Technology Inc 功能描述:IDT 79RC32T336-150BCG, 32Bit Embedded Microprocessor RC32300 RISC 150MHz 3.3V 256-Pin CABGA |
| 79RC32T336-180BC | 制造商:Integrated Device Technology Inc 功能描述:79RC32336 INTERPRISE ACCESS CPU WITH 2X ENET, IPSEC - Bulk |
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