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參數(shù)資料
| 型號： | 79RC32T335-133DH |
| 英文描述： | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 中文描述： | 微處理器| 32位| QFP封裝| 208PIN |塑料 |
| 文件頁數(shù)： | 227/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32T335-133DH |
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IDT DDR Controller
DDR Refresh Transaction
79RC32438 User Reference Manual
7 - 23
November 4, 2002
Notes
7. A half clock cycle after step #6, the RC32438 starts driving the DDR data bus (DDRDATA[31:0]) as
well as the DDR data strobes (DDRDQS[3:0]). This ensures that the RC32438 meets the DDR
SDRAM’s write-preamble requirement.
8. A half clock cycle after step #7, the RC32438 starts to toggle the DDR data strobes (DDRDQS[3:0]).
For each write command issued, each strobe is toggled twice (first low to high and then high to low).
In Figure 7.18, two write commands are issued and thus each strobe is toggled four times. Note that
at this time the RC32438 also drives the DDR data bus (DDRDATA[31:0]) and DDR data masks
(DDRDM[7:0]) in such a way that for each data the DDR strobes toggle at the center of the data
window.
9. A half clock cycle after the RC32438 stops toggling the DDR data strobes, the RC32438 starts its
write recovery count (WR field of the DDRC register).
10. A full clock cycle after the RC32438 stops toggling the DDR data strobes, the RC32438 stops driving
the strobes and data bus. This ensures that the RC32438 meets the DDR SDRAM’s write-post-
amble requirement.
1
11. WR-2 clock cycles after step #9, the RC32438 negates all buffer output enables (DDROEN[3:0]),
negates the appropriate DDRCSNx, the transaction is completed, and a new transaction may begin.
DDR Refresh Transaction
This section describes the DDR refresh transaction. The transaction involves three programmable
parameters:
Precharge Delay (
RP
). RP may be programmed to be any value between 1 and 4 DDR clock cycles
Refresh Clock Cycles (
RFC
). RFC may be programmed to be any value between 1 and 15 DDR
clock cycles.
Figure 7.19 DDR SDRAM Refresh Transaction with Active Pages
2
1.
The RC32438 meets the minimum write postamble requirement set by the DDR SDRAM specification. The
maximum limit for this parameter is not required to be met, even though DDR SDRAM specification has a value
for it. Not meeting this requirement does not affect the DDR SDRAM chip nor the RC32438’s bus turn-around
time.
2.
The programmable parameters shown in Figure 7.18 are for illustrative purposes only and may vary.
RP = 2
RFC = 7
AP=1
NOP
PRECHG NOP
AR
NOP
NOP
NOP
NOP
NOP
NOP
NOP
ACTV
NOP
BNKx
DDRCKPx
DDRCKNx
DDRCSN[1:0]
DDRADDR[13:0]
DDRCMD
DDRCKE
DDRBA[1:0]
DDRDM[7:0]
DDR
OEN[3:0]
DDRDQS[3:0]
DDRDATA[31:0]
Transaction
REFRESH TRANSACTION
NEXT TRANSACTION
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PDF描述 |
|---|---|
| 79RC32T335-133DHI | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
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參數(shù)描述 |
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| 79RC32T335-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
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| 79RC32T336-180BC | 制造商:Integrated Device Technology Inc 功能描述:79RC32336 INTERPRISE ACCESS CPU WITH 2X ENET, IPSEC - Bulk |
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